Автор: admin

Карманные ПК: введение в тему

Вопросы, связанные с карманными компьютерами, смартфонами и коммуникаторами, сегодня становятся актуальными, особенно в связи с активным развитием этого сегмента рынка и стремительным ростом популярности разнообразных сверхпортативных устройств. До сих пор мы их не затрагивали, поэтому в обзоре сочли возможным привести не только техническую информацию, но и сделать ряд отступлений, которые, с нашей точки зрения, необходимы, чтобы не только констатировать особенности сложившейся на данный момент в этом секторе ситуации, но и лучше понять тенденции его развития.

Изучив ситуацию на рынке, мы решили ограничиться периодом в полгода, поскольку существенных изменений за последние три года практически на нем не произошло. Все это время усиливались процессы унификации аппаратных платформ, которые постепенно вытесняли и к настоящему моменту полностью вытеснили платформы, которые мы не будем рассматривать в обзоре. В частности, это касается платформ на 68k-совместимых ЦП семейства Motorola DragonBall. Также не будем говорить о единственной компании, до последнего времени использовавшей достаточно оригинальные разработки (Sony), в связи с ее уходом с рынка КПК и прекращения производства моделей на базе Palm OS, где использовалась основанная на ARM платформа собственной разработки (CXD2230GA, Sony Handheld Engine, на базе ядра ARM926, 8-123 МГц, 1,7-270 мВт), и переориентацией стратегии развития мобильных устройств на смартфоны (выпускаемые подразделением Sony Ericsson).

КПК: диспозиция

Отечественный рынок КПК, смартфонов и коммуникаторов сегодня представлен 21 изготовителем, которые предлагают устройства на четырех основных платформах: Windows Mobile, Palm OS, Symbian и Linux. В России не действует распространенный в США и Европе сервис компании RIM, Blackberry, соответственно и сами терминалы не продаются, хотя на долю Blackberry в мире приходится 15-17% рынка.

Всего можно насчитать около девяноста моделей (см. таблицу «КПК, коммуникаторы и смартфоны. Справочные данные»), которые реально продавались в течение последних шести месяцев. За I квартал 2005 г. было продано около 85 тыс. КПК и смартфонов (данные компании ITResearch); показатели II квартала, по оценкам аналитиков, составят 100—130 тыс. Безусловно, следует отметить, что это связано прежде всего с ростом популярности смартфонов преимущественно на платформе Symbian, сектор традиционных КПК менее динамичен.

В течение первого полугодия 2005 г. было выпущено примерно полтора десятка новых моделей, ориентированных на все сегменты данного рынка. Это позволяет говорить о положительной тенденции развития, тем более что при сравнении с первой половиной 2004 г. новинок примерно в два раза больше. Если говорить о традиционных КПК, то следует отметить, что сегодня обе основные платформы развиваются достаточно активно.

За рассматриваемый нами период новых моделей на базе Palm OS было выпущено несколько больше, даже несмотря на то что «сектор Palm OS» для России фактически сводится к деятельности самой компании palm-One, поскольку прочие участники «экосистемы Palm» в нашей стране не работают. В мире же достаточно активны Куосега и ряд изготовителей из Юго-Восточной Азии, таких, как Group Sense PDA, QoolLabs и даже Samsung. При этом palmOne, избегавшая после выпуска ARM-версии Palm OS существенных технологических переделок платформы, осознала, что такая политика ведет к потере конкурентоспособности, и «взялась за ум». Из трех моделей, выпущенных, а не анонсированных, только одна относится к традиционным КПК (Tungsten E2), тогда как вторая — коммуникатор (Тгео 650), а третья — вообще представитель новой для palmOne категории «мобильный менеджер» (КПК, оснащенный емким 1-дюйм дисковым накопителем Hitachi Microdrive емкостью 4 Гбайт). Кроме того, palmOne раскрыла планы по выпуску до конца года десяти новых изделий, но о них мы поговорим, когда они превратятся из анонсов в реальные аппараты.

Общая ситуация в сегменте Windows Mobile пока стабильна. По «валовому продукту» отчетливо лидирует HP, она же обладает и наиболее широким модельным  рядом  КПК (12  моделей,  рассчитанных  на  все ценовые сегменты рынка). В то же время с технологической точки зрения HP пока уступает конкурентам— даже в их модельном ряду 24хх/27хх нет ничего сверхнового. Наиболее мощная модель этой серии, iPAQ hx2270, хотя и имеет, например, биометрический датчик и мощный ЦП, на роль лидера претендовать не может в связи с особенностями позиционирования всего модельного ряда, формальным же флагманом семейства iPAQ остается модель 4700, которая была выпущена давно и уже начала морально устаревать. В связи с этим интерес клиентов (тенденции изменения доли рынка об этом свидетельствуют) начинает смещаться в сторону иных марок. Тем более что другие изготовители уже делают ставку не только на традиционно важные для приверженцев КПК с этой ОС «технологичность», мощность и дополнительные функции, но и имеют в запасе модели с какой-либо яркой, необычной технической особенностью. Это прежде всего такие устройства, как Dell Axim X50v со встроенным трехмерным акселератором (Intel 2700G, 16-Мбайт видеоОЗУ), ASUSTeK P505 с уникальным «пространственным джойстиком» и огромным по меркам этого сегмента временем автономной работы, Fujitsu Siemens Pocket LOOX 720, весьма удачно сочетающий присущие современному КПК высокого уровня возможности (в том числе цифровую камеру) при небольших размерах. В итоге по количеству продаваемых устройств HP хотя и сохраняет лидерство, но оно уже не столь значительно, как год назад. По оценкам ITResearch, ее рыночная доля в I квартале 2005 г. составляет около 35%, тогда как год назад была 45-50%. Свой вклад в этот процесс вносит и бурно развивающийся сегмент коммуникаторов на базе Windows Mobile, таких, как RoverPC S2 или I-Mate Jam. Среди наиболее интересных технологических тенденций следует отметить активизацию разработчиков КПК со встроенными адаптерами GPS. Реально доступны в России КПК AIRIS Xslim N509 (на платформе MiTAC 168) и Acer n35. Заметного вклада в расстановку сил на рынке они пока не вносят, но, учитывая рост популярности навигационных применений и развитые возможности современного навигационного ПО для карманных компьютеров, имеют неплохие перспективы.

Основной вклад в рост рынка персональных сверхпортативных устройств, как уже говорилось, вносит платформа Symbian, а конкретнее — компания Nokia. Главный фактор роста — значительное увеличение рынка мобильных телефонов, поскольку основная масса устройств этой платформы ведет свое происхождение именно от телефонов.

Причина бурного роста этого рынка прежде всего в том, что сегодня происходит планомерная «смартфони-зация» сегмента high-end-телефонов. К такому решению изготовителей подталкивает то обстоятельство, что они практически исчерпали возможности наращивания функциональности телефонов в рамках собственных закрытых платформ, потому и были вынуждены обратиться к наработкам создателей смартфонов. В авангарде этого процесса — компания Nokia, Sony Ericsson менее активно участвует в нем (во многом из-за внутренних проблем и реорганизации), совсем неактивна Siemens (и, судя по сделке с BenQ, совершенно напрасно).

Покупатели при этом нередко даже не догадываются о «смартфонной» природе своего нового модного телефона. И неудивительно, что после того, как заработал отлаженный механизм продажи сотовых телефонов, они сразу же заняли очень хорошие позиции как в мире, так и в России. Заняв примерно I % сотового рынка (основная масса продаж сотовых телефонов приходится на недорогие массовые модели, тогда как смарт фоны — устройства, преимущественно позиционируемые в ценовой нише «более 300 долл.»), смартфоны радикально изменили расстановку сил. Процесс «смарт-фонизации» далеко не закончен, но можно не сомневаться, что за год-полтора именно смартфоны станут основой продуктовых рядов в сегменте high-end всех успешных изготовителей.

КПК: что почем

Анализ структуры продаж КПК по ценовым сегментам позволяет выявить довольно интересные закономерности. Главная тенденция на сегодня — не рост бюджетного сегмента, как это свойственно большинству секторов рынка ИТ. Напротив, бюджетных моделей становится все меньше. На наш взгляд, это обусловлено не только особенностями сегодняшнего состояния рынка, но и тем, что данная ситуация носит системный характер. Часто встречающееся деление КПК и смартфонов на группы — «начального уровня», «мощные» и т. д. — предполагает ряд затруднений, а иногда просто неправомерно, особенно если речь идет о специализированных устройствах. Более целесообразно структурировать товарное предложение по ценовым группам. Такое деление достаточно четко соответствует и технологическим нишам, хотя исключения, безусловно, есть. В настоящее время на рынке существует четыре основные ценовые ниши — до 250 долл., 250-450 долл., 450-650 долл. и свыше 650 долл., причем в эти группы входят КПК на базе всех платформ, а также коммуникаторы и смартфоны.

В ценовой нише «до 250 долл.» сегодня сравнительно немного моделей, причем преимущественно на базе Palm OS, максимум приходится на ниши 250-450 и 450-650 долл. Но, по мнению изготовителей, несколько лет проработавших на этом рынке, оптимальная цена КПК примерно 300-350 долл. (зависит от платформы). Понятно, что покупателю лучше — дешевле, но при таком уровне цен рынок остается достаточно интересным изготовителю (хотя и не сверхприбыльным). При этом процессы «удешевления» сводятся к классическому понятию — «больше возможностей за те же деньги». Так, например, сегодня даже для бюджетных моделей в качестве стандартного интерфейса используется Bluetooth, а часто и Wi-Fi. Всего Bluetooth присутствует почти у 75% всех современных моделей, и около трети всей массы имеющихся на рынке «нала-донников» снабжаются средствами подключения к беспроводным сетям.

Технические характеристики

Формально технические характеристики наиболее мощных моделей карманных компьютеров (коммуникаторы и смартфоны фактически представляют собой именно КПК, отличаясь от «традиционных» лишь наличием сотового модуля соответствующего стандарта) позволяют с некоторыми натяжками сравнивать их с ноутбуками не такого уж далекого прошлого. В частности, тактовая частота процессоров, используемых в КПК, сегодня достигла 624 МГц, совокупная емкость флэш-памяти дошла до 128 Мбайт, установка 1-дюйм дисковых накопителей позволяет довести емкость «дисковой» подсистемы массовой памяти до 5 Гбайт (в будущем и того больше). Многие модели имеют два разъема для карт расширения (как правило, CompactFlash Туре II и SecureDigital, совместимый с SDIO). Разрешение экранов достигло 640х480 (тут следует заметить, что максимальный физический размер диагонали экрана КПК сегодня 4 дюйма, и ограничен он не столько возможностями технологии изготовления ЖК-дисплеев, сколько соображениями эргономики и удобства транспортировки сверхпортативного устройства).

Устройства ценой до 250 долл. в основном предназначены для начинающих пользователей, которым не слишком важны разнообразные функциональные возможности. Практически все КГ1К этого сегмента обладают скромными техническими характеристиками. За прошедшее полугодие тут появилась только одна новинка — palmOne Tungsten E2 (с Bluetooth); моделей на базе Windows Mobile после ухода с рынка Rover Computers и прекращения продаж Palmax z710 просто не осталось.

КПК ценой 250-450 долл. — это наибольший из четырех сегментов. В нем представлено множество моделей всех основных изготовителей. Такое разнообразие свидетельствует о высоком спросе на устройства данной категории, что объяснимо: за небольшую сумму сегодня можно приобрести устройство, позволяющее не только носить с собой всю необходимую информацию и работать с ней, но и слушать музыку и даже смотреть видеофильмы. Среди новинок этого сегмента встречаются как недорогие модели со скромными для данного класса характеристиками, так и мощные КПК, оснащенные процессорами с высокой тактовой частотой, а также беспроводными интерфейсами Wi-Fi и Bluetooth. Данный сегмент по базовым платформам можно разделить на три группы: Windows Mobile, Palm OS, a также устройства на других платформах. Причем моделей на Windows Mobile в структуре товарного предложения примерно в пять раз больше, чем на Palm OS, а прочие платформы составляют незначительную часть ассортимента. Стоит также отметить, что после снижения цены на некоторые смартфоны компании Nokia в нише «до 450 долл.» появились и представители платформы Symbian. Можно предположить, что число таких устройств в этом ценовом диапазоне будет расти в связи с постоянным снижением цен, хотя, скорее всего, это будут морально устаревшие, «немодные» модели. В нише 450-650 долл. представлены самые передовые устройства из модельных рядов компаний. Тут есть как обычные КПК, так и смартфоны и коммуникаторы. Основная отличительная особенность моделей этого сегмента — наличие у большинства беспроводных интерфейсов Wi-Fi и Bluetooth, высокопроизводительных процессоров, а также встроенной памяти большого объема. За прошедшие полгода данная группа подверглась наибольшему обновлению. Данный сегмент четко делится на две части — традиционные КПК и коммуникаторы. Продажи примерно поровну делятся между Windows Mobile и Symbian, фактически единственная модель на базе Palm OS в данном секторе — Тгео 650. Подробно останавливаться на описании технических характеристик новинок мы не будем, все они очень сходны, различаются лишь частотой процессора и объемом установленной памяти, а дополнительную информацию можно найти в таблицах.

Аппараты с крайне высокой ценой (свыше 650 долл.) в основном относятся к категории коммуникаторов и модных, дорогих смартфонов. Кроме того, в этой же нише располагаются клавиатурные КПК Nokia (серия 9300/9500) и Sharp (на базе Linux). Они ориентированы на профессиональных пользователей, которым необходимо самое мощное и сложное устройство и которые готовы за это платить дополнительно.

КПК изнутри

Элементная база КПК и мобильных устройств на сегодня довольно жестко стандартизована. Давно прошли времена, когда в этом сегменте рынка царило разнообразие видов.

История карманных компьютеров началась в середине 1980-х гг. прошлого века с выпуском модели Psion Organiser II, интерес массового рынка этот сегмент привлек несколько позднее, с выпуском модели Newton Message Pad. Фактически до середины 1990-х гг. в этом секторе царило значительное разнообразие схемотехнических решений. Это вполне естественно, учитывая специфику задач и технологические ограничения, существовавшие в то время. Требования предельной миниатюризации в сочетании с жесткими условиями по энергопотреблению вынуждали разработчиков создавать самые невероятные решения, а иногда и идти на непростые компромиссы, скажем, в целях максимального удешевления отказываться от такого, казалось бы, необходимого атрибута, как разъемы для карт памяти.

Разработчики первых КПК были вынуждены практически все создавать с нуля. Это относится не только к разводке плат, конструкции, иногда даже процессоры разрабатывались «под КПК».

Примерами оригинальных системных архитектур того времени могут стать несколько моделей, например Atari Portfolio (настоящий разработчик — DIP Systems, многие, наверное, помнят эту модель по фильму «Тер-минатор-1», где юный Джон Коннор «вскрывает» банкомат именно при помощи этого аппарата), компактный клон IBM PC (правда, не совсем с ним совместимый), построенный на базе МП 80С88 с тактовой частотой 4,9 МГц, оснащался 128-Кбайт ОЗУ и монохромным экраном с разрешением 240×64 пиксел (40×8 знакомест). Небезынтересен и один из исторически первых коммуникаторов AT&T EO Communicator 440/880, оригинальная система, построенная на базе ЦП AT&T Hobbit с тактовой частотой 20/30 МГц (этот ЦП применялся в первых прототипах Newton, кроме того, в его истории есть и другой интересный факт — на нем разрабатывалась операционная система BeOS). В этом процессоре использовалась система команд CRISP (C-machine Rational Instruction Set Processor), сочетавшая в себе производительность RISC-ЦП и компактность программ для CISC. Hobbit был реализован как набор микросхем АТТ92010 (ЦП и контроллер памяти), АТТ92011 (системный контроллер, который обеспечивал взаимодействие с подсистемами питания, контроллером прерываний, занимался выборкой и декодированием команд из памяти и работой с системной шиной), АТТ92012 (контроллер PCMCIA, позволял подключать до четырех плат PCMCIA), ATT92013 (контроллер периферийных устройств, который обеспечивал взаимодействие системной шины Hobbit и 8- или 16-разрядных устройств, подключаемых к шине, совместимой с ISA; до 8 устройств) и т. д. ЦП работал при напряжении 3,3-5 В, при 20 МГц производительность составляла 13,5 MIPS, потребляемая мощность 515 мВт. В целом Hobbit — это законченный комплект для создания сверхпортативных машин. AT&T разработала несколько более мощных моделей Hobbit — 92020S (более быстродействующую), 92020М (в ней только три микросхемы), 92020МХ/92021МХ (две микросхемы, которые обеспечивали функциональность первой модели и более высокую производительность), но на тот момент рынок уже захватил Newton. Еще одна показательная разработка, наглядно иллюстрирующая вынужденную «оригинальности» подхода разработчиков к созданию КПК — Amstrad PenPad 600 (1993 г.). Машина имела три (!) процессора Zilog Z8S180 с тактовой частотой 14,3 МГц. Первый предназначался для работы прикладного ПО, ОС и драйвера сенсорного экрана, второй — для управления энергопотреблением, последний — для системы распознавания рукописного ввода. Машина имела сенсорный монохромный экран с разрешением 320×240, 192 Кбайт памяти (32 Кбайт использовалось для видеоОЗУ, 32 Кбайт — для системы распознавания, 128 Кбайт — пользовательское ОЗУ). Подобных систем было множество: Casio Zoomer, GRiD/AST 2390, Sony Magic Link, Sharp Zaurus… Apple Newton MessagePad стал новым этапом в истории развития КПК.

Ростки унификации

После выпуска Newton MessagePad «зоопарк» моделей КПК значительно сократился. Тут сказались и действия Apple по рекламе MessagePad, и общая ситуация на рынке. В некотором смысле Newton стал первой более или менее унифицированной платформой для КПК. На его базе было создано несколько клонов, таких, как Sharp ExpertPad и Motorola Marco (кстати, этот аппарат оснащался встроенным радиомодемом).

Newton MessagePad — первый КПК, в котором применялся ЦП на базе архитектуры ARM (ARM 610 с тактовой частотой 20 МГц), сенсорный ЖК-экран 400×336 пикселов, 4-Мбайт ПЗУ, 640-Кбайт ОЗУ (482 Кбайт которого отводилось для системных нужд, 158 было доступно пользователю), разъем PCMCIA Type II, последовательный и инфракрасный порты. Со временем появились новые модели, но архитектура оставалась общей. Правда, Newton опередил свое время и не принес Apple финансового успеха. В 1998 г. его официально сняли с производства.

В 1996 г. на рынке КПК появился новый лидер — Palm Pilot на ЦП семейства Motorola DragonBall. В первых моделях применялись DragonBall/l6 МГц (МС68328), КПК имели 256-512-Кбайт ОЗУ (512 Кбайт в модели 5000), имелся ЖК-экран с разрешением 160×160 пикселов.

DragonBall оставался платформой для Palm OS более пяти лет, фактически именно Palm во многом стал для Motorola стимулом для развития и совершенствования этой серии ЦП. С каждой новой моделью ЦП появлялся новый Palm, DragonBall EZ (M68EZ328, 16 МГц) — в Palm III, Palm mlOx, Palm Zire; DragonBall VZ (MC68VZ328, 33,1 МГц, на микросхеме интегрирована вся основная периферия, в том числе контроллер цветного ЖК-экрана) — в Palm ml25, m500, ml30, m515, Tungsten W. Был выпущен DragonBall Super VZ, но этот ЦП использовала только Sony (ныне прекратившая производство КПК на базе Palm OS). В 2002 г. Palm объявила о переходе на архитектуру ARM (изначально планировалось использовать ЦП DragonBall MX с ARM-ядром, но в итоге Palm приняла решение перейти на TI ОМАР). Параллельно в сектор мобильных устройств приходит и Microsoft. Примечательно, что первые модели КПК па базе ее платформы Windows СЕ работали на ЦП с совершенно различной архитектурой — Hitachi SH3/SH4, MIPS, ARM, причем последний долгое время практически не использовался. В клавиатурных моделях класса HandHeld PC и в компактных Palm-Size PC чаще встречались MIPS SH3. Но затем с выпуском Compaq iPAQ, построенного на StrongARM, эта архитектура стала набирать популярность и в 2000 г. волевым решением Microsoft в спецификации Windows Powered Pocket PC был оставлен только ARM.

ARM как общий знаменатель

Итак, элементная база КПК и мобильных устройств сегодня в основном унифицирована. В эволюционной борьбе выиграли решения трех поставщиков — Intel, Texas Instruments и Samsung, а многообразие схемотехнических решений свелось к выбору и применению того или иного высокоинтегрированного модуля и подбору компонентов, исходя в основном из цены и, возможно, специфических требований, накладываемых выбранной ОС. Все они построены на архитектуре ARM.

ARM: генезис

В 1985 г. английская компания Acorn Computer Group приступила к созданию RISC-процессора. Эта фирма занималась разработкой персональных компьютеров, которые пользовались популярностью в Англии. Машины были весьма интересные: уже тогда они имели графический интерфейс, многозадачный режим работы, весьма стройную архитектуру. Необходимость в собственном ЦП была связана с требованиями роста и развития, компании было необходимо конкурировать как с многочисленными ПК других изготовителей, так и с IBM PC (в Англии его победа была не столь быстрой и триумфальной, как в США).

До этого момента Acorn разрабатывала и делала все самостоятельно, от процессоров и системных плат до ОС и прикладного ПО. Но тут руководство приняло решение отойти от привычной практики, и Acorn направила в Intel запрос на лицензирование ядра ЦП i80286 — по тем временам новинки. Однако Intel не согласилась:

«Мы продаем процессоры, а не ядра». Acorn была вынуждена искать другие решения. В то время выбор огранивался кристаллами National 16032 и Motorola 68000, причем оба ЦП разработчики забраковали. Они плохо вписывались в архитектуру, были сложны, обеспечивали плохое время реакции на прерывания и т. п. Последнее стало основной причиной отказа от них, поскольку для Acorn скорость обработки прерываний была одним из критичных параметров, определявших «отзывчивость» системы. В итоге принимается решение самостоятельно разрабатывать новый ЦП.

Ресурсы скромной фирмы были несравнимы с возможностями лидеров полупроводниковой индустрии. И решение о реализации системы на базе архитектуры RISC, в то время набиравшей популярность, но еще относительно новой, в значительной степени было обусловлено именно недостатком ресурсов. RISC-процессор был технологически проще, позволял добиться значительной вычислительной мощности, хорошего времени реакции на прерывания, а значит, и времени отклика системы и т. д. Началась разработка (хотя даже сами разработчики считали свое занятие сумасшествием), в октябре 1983 г. был готов первый прототип и ряд микросхем сопровождения (видеоконтроллер, контроллер ввода-вывода, память и пр.). ЦП получил название ARM (от Acorn RISC Machine), имел тактовую частоту 8 МГц и более высокое быстродействие, чем тогдашний 80286. Правда, начальная версия в производство не пошла, в реальных системах использовался ARM 2.

В течение нескольких лет дела Acorn и ARM шли довольно вяло, под натиском х86 легендарные компьютеры «восьмибитной» эры один за другим сдавали позиции. Acorn держался долго, но… После продолжительного периода неудач и финансовых неурядиц Acorn RISC Machine была реорганизована в ARM Limited, которая оказалась более успешной, чем ее прародитель. ARM начала лицензировать технологические решения, в том числе ядро ЦП. И именно эта стратегия принесла ей успех. Сегодня ARM Ltd. — один из крупнейших «бесфабричных» разработчиков микропроцессорных архитектур. Лицензии на ядро ARM сейчас имеет практически любая более или менее крупная компания и даже некоторые конкуренты ARM (в том числе и Intel).

ARM: эволюция

В 1991 г. был создан ARM6 (вариантов ARM4 и ARM5 не было по маркетинговым соображениям). ARM 610 стал основой знаменитого Apple Newton MessagePad (до того Apple подумывала также о ЦП AT&T Hobbit). Этот ЦП обеспечивал достаточное быстродействие и был немного сложнее предшественников (35 тыс. транзисторов против 30 тыс. в ARM3), что позволяло удешевить производство на полупроводниковых заводах того времени.

В то же время появилась принятая и сегодня схема обозначений: ARM6 — собственно ядро, ARM60 — целостный ЦП, ARM610 — более развитые модификации ЦП с кэш-памятью, остальные цифры в номере означают наличие той или иной периферии, буквы — те или иные расширения системы команд.

Сегодня ARM предлагает широкую номенклатуру микропроцессорных ядер, архитектурных расширений, инструментальных средств и т. п. Если подходить к вопросу строго, то нужно заметить, что «процессора ARM» как такового не существует. ARM — это название архитектуры. Компания-разработчик продает ядро ЦП, оформленное либо в виде программы на языке Verilog (синтезируемые ядра), либо принципиальной схемы, либо в виде топологической макроячейки. Кроме ЦП предлагается целый ряд других решений, в частности библиотека макроячеек, реализующих стандартную периферию (PowerCell), а также разнообразные дополнительные технологии.

Модельный ряд ядер ARM развивался весьма интенсивно. В номенклатуре ядер ARM место младшего занимает семейство ARM7 Thumb, оно обеспечивает производительность около 130 MIPS, очень компактно (при проектных нормах 180 нм модификация ARM7TDMI занимает всего 0,59 мм2), удельное энергопотребление 0,25 мВт/МГц. Существуют также синтезируемые ядра ARM7TDMI-S и ARM7EJ-S, отличающиеся наличием в системе команд DSP-инструкций и средств акселерации работы виртуальной машины Java (Jazelle). ARM720T оснащается полнофункциональным модулем управления памятью (MMU, размер страницы 4-64 Кбайт), а ARM740T — упрощенным (MPU, без режима трансляции адресов). Оба ЦП имеют кэш-память (8 Кбайт).

В феврале 1996 г. DEC в сотрудничестве с ARM разработала первый ЦП серии StrongARM (SA-110) с пятиступенчатым конвейером, пятипортовым файлом регистров, блоком умножения и т. д., его энергопотребление примерно 1 Вт при тактовой частоте до 233 МГц.

ARM8 — в известной мере переходная модель, разработанная «по следам» совместного с DEC проекта StrongARM, довольно быстро сменившаяся ARM9 (с гарвардской шиной, буфером записи, гибкой схемой защиты памяти). Серия ARM9 Thumb создавалась для портативных устройств со значительными требованиями к быстродействию, производительность ядра достигает 220 MIPS, удельное потребление 0,3 мВт/МГц. В серии имеется несколько модификаций (в том числе ARM920T, ARM922T и ARM940T) с раздельными кэшами команд и данных (16/16, 8/8 и 4/4 Кбайт соответственно). Модификации ARM920T и ARM922T оснащаются MMU. В этой же серии существует семейство ядер ARM9E-S Thumb с DSP-расширениями системы команд и дополнительными средствами, повышающими быстродействие при обработке медиа-кода (в частности, умножитель-накопитель, в ЦП может быть предусмотрен математический сопроцессор VFP9-S, обеспечивающий выполнение операции с плавающей точкой над данными двойной точности). Емкость кэша от 1 Мбайт в ARM946E-S до 4-128 Кбайт в ARM926EJ-S.

Серия ARM10 Thumb ориентирована на 110-нм технологический процесс. Быстродействие ЦП этой серии достигает 700 MIPS при сохранении удельного потребления ARM9. В ядре используются 64-разрядные шины адреса и данных, имеются модули управления памятью команд и данных, в ядро может быть включен математический сопроцессор и т. д.

ARM 11 привнес рост производительности (до 1200 Dhrystone MIPS), еще более мощные средства кодирования и декодирования с акцентом на операции, свойственные MPEG-4, возможность роста тактовых частот за пределы 1 ГГц, улучшенные возможности организации многоядерных конфигураций и т. д.

Кроме процессорных ядер, существует несколько версий самой архитектуры ARM. Об этом следует помнить, поскольку нумерация ядер и архитектур не совпадает (например, в наиболее мощном на сегодня ядре ARM11 реализована система команд ARMv6).

Самая старая из существующих сейчас архитектур — ARMv4, она используется, например, в популярных ЦП StrongARM. ARNv1 предполагает работу с 32-разрядными операндами в 32-разрядном адресном пространстве. ARMv4T — то же, но с добавлением набора инструкций Thumb (команды Thumb транслируются в их 32-разрядные аналоги). ARMv5 реализована в процессорах Intel XScale. Версия ARMv5TE стала первой, где реализованы DSP-расширения ARM, ARMv5TEJ — то же, но с добавлением команд акселерации Java (Jazelle). ARMv6 была серьезно доработана: появились средства работы с потоковыми данными (SIMD), Thumb-2 TrustZone. Архитектура ARMv7 ввела понятие «процессорных профилей»: «профиль А» определял требования к ЦП для полномасштабных ОС со сложной логикой работы с виртуальной памятью и прикладным ПО, «R» — для систем реального времени, «М» — для микроконтроллеров.

ARM inside

ARM — 32-разрядная, классическая load/store (в качестве операндов могут использоваться только загруженные в регистры процессора значения) RISC-архитектура. Она исключительно эффективна, обеспечивает высокое быстродействие и минимальные требования к питанию и при этом проста с точки зрения технологического процесса изготовления СБИС. В ранних моделях использовалась классическая архитектура фон Неймана (с общей памятью для данных и машинного кода), в современных моделях используется гарвардская архитектура (с раздельной памятью для кода и данных, как минимум на уровне кэша).

ЦП совместимы сверху-вниз, система команд довольно оригинальна, в частности все команды имеют одинаковую длину, выровнены по границе 32-разрядного слова, выполняются за один такт (за некоторыми исключениями). В классических ARM конвейер был короткий, всего три ступени, в современных вариантах доходит до восьми, а также реализуются средства суперконвейерной обработки. Кроме того, все команды условные для минимизации потерь при ветвлении (нередко для фрагментов кода выгоднее пропустить несколько команд, чем заниматься предсказанием ветвлений). Впрочем, в ряде модифицированных архитектур используются и блоки предсказания ветвлений (прежде всего это, конечно, Intel XScale). Имеются команды групповой пересылки, организации взаимодействия с сопроцессором и т. д. Менеджер памяти (MMU) в классической реализации также выполнен в виде отдельного модуля.

В ядре ARM имеется 16 видимых в пользовательском режиме 32-разрядных регистров (R0…R15, всего 31 регистр), счетчик команд (R15), регистр «связи» (R14), указатель стека программ (R13). Процессор может находиться в пяти режимах: привилегированном, пользовательском, прерывания, быстрого прерывания и исключения. При вызове обработчика быстрого прерывания стандартные регистры R8-R14 переименовываются (затеняются), при переходе из нользовательско-го режима в любой из системных переименовываются регистры R13 и R14. Предусматриваются механизмы быстрой обработки прерываний с оригинальной схемой «затенения» регистров (благодаря этому удается избежать такой «тяжелой» операции, как сохранение их содержимого в обработчике прерывания).

В процессорах ARM имеется ряд расширений системы команд, они присутствуют в соответствующим образом помеченных ядрах. Отметим, в частности, наличие специального 16-разрядного подмножества команд Thumb. Оно было разработано в связи с необходимостью повышения компактности кода. Как известно, программный код RISC-ЦП в среднем значительно объемнее, чем для CISC. Хотя ARM и здесь смотрится весьма достойно, тем не менее оставалась возможность оптимизировать этот параметр. Для этого было выбрано некое подмножество команд ЦП, которые были приведены к 16-разрядному виду путем удаления «избыточных» полей в операндах, адресации меньшего количества регистров и т. д. При таком подходе код становится компактнее на 25-35% (в зависимости от особенностей конкретного алгоритма), что важно при организации хранения программных модулей в условиях дефицита памяти. Процессор способен исполнять его с небольшими потерями в скорости, на лету транслируя команды в их 32-разрядные аналоги. Также имеются специальные средства для ускорения работы виртуальной машины Java (Jazelle), безопасности (Trust-Zone), SIMD.

Впрочем, обсуждение архитектуры ARM — это отдельная, весьма интересная тема, за более подробной информацией стоит обратиться к документации на ЦП (в частности, на Web-узле разработчика, www.arm.com).

На сегодня ARM стал стандартом де-факто в мире процессоров для сверхкомпактных устройств. Все три популярные сегодня платформы для КПК, смартфонов и коммуникаторов — Intel PCA (XScale), TI ОМАР/ 0МАР2 и Samsung S3C — основаны именно на ней. Рассмотрим их подробнее.

Intel PCA

По меткому выражению одного из корифеев компьютерной индустрии, «архитектура х86 есть торжество маркетинга над здравым смыслом». Эти ЦП тянут на себе ужасающий груз совместимости, а в жизни инженеров Intel (правда, в основном у технологов) в буквальном смысле есть место подвигу, когда приходится выпускать новые ЦП, сохраняя совместимость с разработками, созданными более двух десятилетий назад. Но в сегменте настольных и мобильных ПК, реализованных на традиционных технологиях, выхода нет — требования совместимости для ноутбуков звучат столь же значимо, как и для настольных ПК. Тем не менее в сегменте карманных компьютеров ситуация несколько иная.

Компания Intel — один из главных участников рынка в секторе ЦП для карманных ПК. Но именно «один из», здесь у нее есть сильные соперники, с которыми приходится бороться не только маркетинговыми, но и технологическими приемами.

В данный момент у Intel имеется три серии микросхем для карманных ПК (одна — для мобильных телефонов) и ряд дополнительных системных решений. История мобильных разработок Intel XScale, в общем, началась с покупки процессорного бизнеса компании Digital Equipment, создавшей микропроцессор StrongARM. Он несколько отличался от существовавших тогда реализаций. Главная задача, которую ставили перед собой разработчики этого ЦП, — создание быстродействующего ЦП с минимальными требованиями к питанию. Позднее, после покупки Intel микропроцессорного подразделения DEC, этот процессор выпускала компания Intel. Она довольно долго не обращала внимания на эту процессорную серию (во многом покупка была обусловлена возможностью разрешить ряд патентных коллизий, а вовсе не интересом к наработкам соперника; тем более что Intel на тот момент акцентировала внимание на RISC-ЦП других серий, таких, как i860 и i960).

Тем не менее Intel наладила производство StrongARM SA-1110 и разработала несколько его модификаций. ЦП (строго говоря, это была высокоинтегрирован-ная СБИС) StrongARM был основан на архитектуре ARMv4, имел трехступенчатый конвейер, 32-разрядную адресацию, аппаратную поддержку виртуальной памяти (двухуровневая таблица страниц), 32-Кбайт кэши команд и данных, 32-Кбайт буфер и был несовместим с режимом Thumb. StrongARM мог функционировать при частота^ 133, а позднее 206 МГц (до того нормой считалось 33—66 МГц).

Intel выпустила также микросхему сопровождения SA-1111, содержавшую контроллер USB, управления питанием, некоторую периферию. Эта микросхема также может быть использована с процессорами серии РХА25х.

Именно на StrongARM был построен первый КПК с  Windows   СЕ,   использующий   ЦП   с   архитектурой ARM — Compaq iPAQ. StrongARM SA-1110 потреблял 0,25 Вт при высокой (большей, чем у ЦП SH3 и MIPS, также применявшихся в КПК с Windows СЕ) производительности. Спустя некоторое время, в немалой степени благодаря успеху и популярности iPAQ, архитектура ARM стала стандартом де-факто в мире КПК, и с анонсом платформы Windows Powered Pocket PC 2000 Microsoft только закрепила это положение и де-юре. Обретя гарантированный рынок сбыта, Intel занялась совершенствованием серии, переименовав ее в XScale (в частности, был добавлен набор инструкций Thumb, улучшены средства управления питанием, расширена система команд и т.д.).

Сегодня комплекс технологий для рынка интеллектуальных мобильных устройств компания именует Intel Personal Internet Client Architecture (PCA). Строго говоря, использовать термин «платформа» в смысле полного, но достаточно жесткого и ограниченного определенными рамками архитектурного решения, в случае с Intel PCA было бы не совсем правомерно. Это скорее воплощение некоего стратегического видении Intel в отношении создания мобильных устройств. РСА специфицирует базовые компоненты, необходимые для решения этой задачи, в то же время оставляя возможность для маневра изготовителям. Не в последнюю очередь она нацелена на создание простой методологии создания мобильного ПО с высокой степенью переносимости или с минимальными требованиями к адаптации.

В рамках РСА существует несколько направлений: ЦП для мобильных и встраиваемых применений, архитектура для DSP-решений, флэш-память. В ряде случаев туда же относится такое направление, как разработка высокоинтегрированных СБИС для сверхминиатюрных устройств (в данном контексте прежде всего мобильных телефонов) и специализированных микросхем, подобных мобильным видеоакселераторам.

ЦП и другие аппаратные компоненты в терминологии Intel относятся к «прикладной подсистеме» (Application Subsystem). Она охватывает платформу XScale и прикладные подсистемы, такие, как управление ресурсами, взаимодействие с ОС (ввод-вывод, подключение устройств и накопителей и т. д.). Кроме того, она предоставляет интерфейсы взаимодействия с внешней памятью, периферией, системой управления питанием. Кроме того, на нее же возлагаются задачи организации высокоуровневого сетевого взаимодействия, прежде всего для подключения к беспроводным сетям Bluetooth и Wi-Fi, а также и обработки подключения к сотовым сетям.

Подсистема коммуникаций обеспечивает низкоуровневую организацию и управление сетевыми соединениями, включая как беспроводные соединения, так и традиционную телефонию и передачу данных. В ее задачи также входит обслуживание соединения по требованию прикладных программ, отслеживание вызовов, обработка ситуаций перехода между зонами и низкоуровневые функции сотовой телефонии (если таковые есть).

Еще один компонент — «стандартная шина». Intel разработала спецификацию унифицированной шины, на базе которой организован интерфейс для связи всех подсистем и компонентов как управляющих, так и передачи данных между прикладной и коммуникационной подсистемами. Здесь следует отметить, что именно унифицированность шины обеспечивает гибкость конфигураций при создании мобильных устройств. Она специфицирует не столько конкретные физические реализации, сколько необходимое подмножество функций, в том числе (в некоторых реализациях) средства обеспечения обратной совместимости или масштабирования.

Подсистема управления памятью специфицирует требования к памяти, определяя ее структуру с учетом типов модулей, производительности и энергопотребления различных типов памяти и охватывая как DRAM, так и энергонезависимую память (например, кэш, ОЗУ, системную память с возможностью «запуска-по-месту», XIP, а также внешние твердотельные накопители). В частности, предусматривается возможность разнообразных блокировок, разделения на логические «разделы» и т. д. Естественно, здесь главное место занимает флэш-память Intel, хотя на практике встречаются реализации и с памятью других изготовителей.

Основное преимущество РСА — предоставление полного комплекса схемотехнических решений для создания мобильных устройств, что позволяет их изготовителям миновать наиболее трудоемкие и дорогостоящие этапы подготовки аппаратных средств. Кроме того, в отличие от ASIC некоторых других изготовителей, Intel предоставляет достаточно полный и гибкий комплекс аппаратных средств и программного обеспечения, необходимых для воплощения в жизнь довольно широкого спектра мобильных концепций, включая даже довольно необычные и сложно совмещаемые с «монолитными» решениями. Примерами тут могут служить смартфоны, КПК, планшетные системы, коммуникаторы и даже интеллектуальная бытовая техника.

Недостаток этой платформы — в цене: на рынке есть и более дешевые решения, правда, уступающие разработкам Intel, но тем не менее позволяющие добиться хорошего компромисса с точки зрения потенциальной аудитории пользователей (например, серия КПК palmOne Zire, которые, несмотря на минимальные технические возможности, достаточно популярны, поскольку стоят зачастую менее 100 долл.). И даже несмотря на декларируемую изготовителем пригодность решений семейства РСА для устройств начального уровня, стремление Intel стимулировать изготовителей создавать более мощные и дорогие устройства просматривается достаточно явно.

Компоненты РСА, естественно, оптимизированы с точки зрения энергопотребления. К решению этой актуальной для мобильных устройств проблемы Intel подходит с двух сторон — как снижая требования к питанию собственно аппаратных компонентов («статический» подход), так и оптимизируя средства автоматической настройки в зависимости от сценария действий пользователя и характера выполняемых операций, а как следствие, нагрузки на основные подсистемы КПК («динамический» подход).

Еще один важный, хотя и несколько «сторонний» компонент — обширный набор хорошо проработанных программных средств, от интеграции и оптимизации ПО для различных программных сред до компиляторов и специализированных библиотек Intel Integrated Performance Primitives (Intel IPP) 2.0. В целом это тема отдельного разговора, хотя следует отметить, что платформа Intel совместима с большинством популярных мобильных ОС, таких, как Symbian, Palm OS, Java 2 Micro Edition (последняя не относится к ОС, но суть та же).

Intel XScale

В семействе процессоров XScale три серии: 270 (наиболее современная и мощная модификация), 260 (первая серия мобильных ЦП Intel, упакованных по технологии Multiple-Chip Product) и 250 (самая первая серия XScale). В целом схемотехника и дизайн в рамках семейства одинаковы, ЦП отличаются наличием интегрированной периферии и габаритами. Обозначение серии — это обозначение ЦП, модификации — системы, где, кроме ЦП, интегрирована память, необходимые контроллеры и периферия (например, РХА 271 — 32 Мбайт Intel StrataFlash плюс 32 Мбайт SDRAM).

Изготовитель имеет возможность приобретать как сам ЦП, так и законченный комплект, в большинстве случаев используется первый вариант (поскольку на рынке есть существенно более доступные по ценам модули флэш-памяти).

Микроархитектура XScale предусматривает семи-, восьмиступенчатый конвейер с возможностью суперконвейерной обработки, средства динамического управления питанием, включая напряжение и тактовую частоту, расширения системы команд, предназначенные для ускорения обработки мультимедиа-данных, буфер предсказания переходов на 128 позиций, 32-Кбайт кэши инструкций и данных (IMMU/DMMU), 2-Кбайт мини-кэш, буфер для предотвращения «пробуксовки» кэша при обработке быстроменяющихся потоков данных. Также имеются блоки управления трансляцией адресов при выборке команд и инструкций (на 32 позиции каждый), мониторинга производительности, отладочный модуль (с возможностью расставлять точки прерывания и буфером трассировки на 256 позиций). Внутренняя шина данных имеет ширину 64 бита, обеспечивает одновременный ввод и вывод 32-бит слов, пропускная способность достигает 4,8 Гбайт/с (2,4 Гбайт/с в каждом направлении) при тактовой частоте 600 МГц. Кроме того, имеется буфер записи (восемь позиций), который обеспечивает возможность продолжения обработки, не дожидаясь завершения операций записи в память.

Архитектура Intel XScale совместима с системой команд ARMv5TE. Интересная особенность — суперконвейерная обработка, что и позволяет существенно повышать тактовые частоты. В конвейере объединяются целочисленные и МАС-операции, а также операции работы с памятью. Кроме того, имеется вычислительный сопроцессор, обеспечивающий ускорение обработки медиа-данных.

XScale PXA255. Единственная выпускаемая сейчас микросхема серии РХА25х, представляющая собой интегрированную систему, изготавливается по 180-нм технологии. Ядро ЦП функционирует на тактовой частоте 200—400 МГц. В этой модели была решена проблема недостаточной пропускной способности шины, которая в свое время попортила немало крови конструкторам КПК, когда с выпуском ЦП РХА250 выяснилось, что использование более мощного ЦП не дает ощутимого прироста скорости. Тактовая частота внутренней шины составляет 200 МГц (против 100 МГц в РХА250). Кроме того, микросхема была совместима с полным комплексом периферии, в том числе с платами расширения (PCMCIA/CF и MMC/SD), USB (клиент). Модуль Peripheral Control Module обеспечивает 16 программируемых каналов DMA, интегрированный контроллер ЖК-дисплея (также с DMA для ускорения работы с цветными экранами), интерфейс для коммуникационных контролеров (Bluetooth и сотовая связь), поддержку последовательной периферии, IrDA (FIR и SIR), три UART (один с аппаратным управлением потоком), кодек АС’97, высокоскоростной интерфейс для флэш-памяти StrataFlash и т. д. Модуль System Control Module предоставляет 17 портов ввода-вывода, часы, сторожевой и другие таймеры, контроллер питания, прерываний, два генератора тактовой частоты. Микросхема размещена в корпусе PBGA, площадь монтажа 17×17 мм.

XScale PXA26x. Это семейство стало первым, в котором Intel использовала метод упаковки Multiple-Chip Product. Кристаллы серии РХА26х — высокинтегриро-ванные системы, содержащие в одном корпусе не только ЦП, но и флэш-память довольно большого объема. В корпусе РХА261 размещается 16 Мбайт, РХА262 и РХА263 — 32 Мбайт флэш-памяти Intel StrataFlash, максимум для микросхемы — 256 Мбайт. Тактовые частоты до 200 и 300 МГц соответственно. Также предусматривается интегрированный контроллер дисплея, карт памяти и т. д. Еще одно важное отличие — 32-разрядная шина внешней памяти.

Площадь монтажа ЦП — 13×13 мм, корпус — TF-BGA (294-контактный). Это семейство ЦП предназначалось для высокопроизводительных КПК, правда, готовых устройств с процессорами этого семейства появилось не очень много, поскольку на момент выпуска этой модели КПК с РХА255 еще оставались достаточно новыми и позиционировались как High-End (изготовители делали ставку на беспроводные возможности и большое количество разъемов расширения, а не на вычислительную мощность), а потом появились РХА27х.

XScale PXA27x. Наиболее совершенный на сегодня ЦП серии XScale, находящийся в массовом производстве (кодовое название Bulverde), создавался с учетом накопленного Intel опыта, что и обусловило его популярность. В семействе РХА27х имеется довольно много модификаций.

Процессор обеспечивает высокую степень адаптивности для различных применений, что позволяет строить на его основе как высокопроизводительные high-end КПК, так и относительно недорогие системы. Кроме того, Intel ориентировалась и на применение этого ЦП как базового элемента смартфонов и коммуникаторов, в том числе для сетей третьего поколения (насыщенных мультимедийными данными).

Процессорное ядро имеет семиступенчатый конвейер, 32-Кбайт кэши инструкций и данных, 2-Кбайт мини-кэш. Также предусмотрено 256 Кбайт внутренней памяти SRAM, которая используется, в частности, для хранения и обработки данных в режимах с пониженным энергопотреблением. Тактовая частота ЦП может изменяться в диапазоне 104-624 МГц, напряжение питания ядра — 0,85-1,55 В. Предусматривается возможность работы с четырьмя банками SDRAM (до 512 Мбит, до 104 МГц). В зависимости от модификации ЦП РХА27х выпускаются в разных корпусах: 356-контактном VF-BGA, PXA271 и РХА272 — в 336-контактном FS-CSP. В процессоре может быть интегрирована флэш-память StrataFlash, предусматривается возможность подключения модулей NAND-ППЗУ.

В этой серии Intel реализовала ряд достаточно новых решений, таких, как Mobile SpeedStep и улучшенные средства обработки мультимедиа-данных Wireless ММХ, благодаря которым он оказался в состоянии конкурировать со СБИС, содержащими специализированные ядра DSP (прежде всего речь идет о Texas Instruments).

К числу таких разработок можно отнести и Intel Quick Capture, подсистему ускорения обработки растровой графики, снимаемой с камер и источников звука. Стоит отметить Mobile-интерфейс Scalable Link (Intel MSL), предназначенный для взаимодействия коммуникационных и прикладных ЦП (пропускная способность до 416 Мбит/с) и снижающий нагрузку на шины данных системы.

Кроме того, все микросхемы семейства предоставляют средства поддержки самой разнообразной периферии, в том числе USB Host/Client, USB OTG, SD I/O, карт памяти (ММС/SDCard, Memory Stick), SIM-карт, клавиатур, PCMCIA/CF и т. д. На сегодня это единственная платформа, обеспечивающая приемлемое быстродействие при работе с экранами высокого разрешения (для КПК это 640×480), даже без подключения специализированных микросхем, таких, как NVIDIA GoForce, ATI Imageon или «родной» Intel 2700G.

Функциональность подсистемы Wireless SpeedStep, в общем, очевидна. От стандартных средств снижения энергопотребления, реализованных в ЦП других серий, Wireless SpeedStep отличается наличием новых режимов работы: «глубокий останов», «сон» и «глубокий сон». Идея примерно та же, что и в SpeedStep на ноутбуках, с той лишь разницей, что СБИС, лежащая в основе КПК, предоставляет возможность отключить значительно больше простаивающих в каждый конкретный момент времени блоков.

Intel Quick Capture — подсистема взаимодействия с устройствами, генерирующими потоки медиа-данных, прежде всего с камерами и источниками аудиопотоков (цифровые фотоаппараты, запись видео со звуком и т. д.). Предусматривается три режима: Quick View (предварительный просмотр изображения), Quick Shot (быстрое кодирование и запись картинки, до 4 Мпиксел) и Quick Video (запись видео).

Wireless ММХ основана на «обычной» ММХ, известной со времен Pentium ММХ. Как известно, в ЦП семейства ARM предусматриваются некоторые средства улучшения производительности для «поточных» программ, требующих обработки значительных объемов однотипных данных, но Intel руководствовалась прежде всего тем, что как система команд ММХ имеет заметно лучшую поддержку. Принципы оптимизации кода и использование этого набора инструкций хорошо знакомы множеству программистов; соответственно можно рассчитывать на появление большого количества оптимизированных для Wireless ММХ программ. Тем не менее заметим, что в реальной жизни этих программ немного, даже разработчики ОС не торопятся оптимизировать низкоуровневые программные модули для работы с WMMX (хотя в ряде случаев используются отдельные алгоритмы из библиотек сопровождения, предоставляемых Intel; как пример можно привести Kaspersky Personal Security для PDA, где, судя по данным разработчика, используется ряд криптоалгоритмов, созданных Intel в рамках программы Wireless Trusted Platform).

Максимальная тактовая частота РХА27х составляет 624 МГц. Это не предел, Intel уже достаточно давно анонсировала возможность «разгона» до 800 МГц и даже 1 ГГц, но в массовое производство такие решения пока не запущены. В реальных КПК используются также ЦП, где тактовая частота ограничена 520, 416 или 312 МГц в зависимости от ценовой ниши устройства (менее скоростные процессоры, естественно, стоят дешевле). При этом тактовая частота может изменяться динамически.

Кроме этих трех семейств, у Intel есть ряд радиотехнических решений. Например, СБИС для смартфонов — PXA800F, высокоинтегрированная «система-на-кристалле» для создания устройств, работающих в сетях GSM/GPRS, построенная на микроархитектуре Intel MSA. Она была совместно разработана Intel и Analog Devices (ADI), обеспечивает функциональность DSP и контроллера на одном ядре, предоставляя некоторые дополнительные возможности, прежде всего улучшенное управление питанием (разумеется, обеспечивает достаточно эффективную обработку медиа-данных). PXA800F построена на ядре XScale, имеет тактовую частоту 312 МГц, 4-Мбайт встроенную флэш-память и 512-Кбайт SRAM, ядро DSP функционирует с тактовой частотой 104 МГц, DSP оснащается 512-Кбайт флэш-память и 64-Кбайт SRAM.

Texas Instruments OMAP

Платформа ОМАР (Open Multimedia Applications Platform), созданная компанией Texas Instruments, используется преимущественно в устройствах с развитыми коммуникационными возможностями: смартфонах и коммуникаторах. В классических КПК она применяется реже, но встречается прежде всего в серии моделей palmOne. Причина популярности платформы TI в «коммуникационном» сегменте рынка мобильных устройств вполне понятна: имея множество наработок в области цифровой обработки сигнала, TI здесь представляется естественным кандидатом  на  роль поставщика  платформы (как-никак изготовители смартфонов тоже заинтересованы в снижении времени выхода на рынок, а значит, удешевлении производства и разработки устройств). Так, например, сегодня TI ОМАР используется в смартфонах и коммуникаторах Nokia. Следует отметить, что относительная (в сравнении с некоторыми конкурентами) маломощность таких микросхем, как 1510, применяемых в высококлассных моделях, подобных Nokia 7710, компенсируется эффективностью Symbian OS. Фактически на достаточно скромных аппаратных средствах эта ОС обеспечивает на большинстве задач примерно ту же субъективную производительность, что и Windows Mobile, функционирующая на значительно более мощных ресурсах.

Что же касается КПК, то здесь TI долгое время предоставляла менее дорогостоящие платформы, чем Intel, что было важно в первую очередь при создании недорогих моделей карманных компьютеров. Когда каждое устройство продается менее чем за 150 долл., оно должно приносить изготовителю максимум прибыли, но при этом отвечать каким-то (не обязательно максимальным) требованиям и ожиданиям конечного пользователя. И TI предоставляла весьма удачное решение. Безусловно, на этой же аппаратной платформе строились и более мощные системы, но скорее как результат глобального соглашения между изготовителем КПК и TI.

TI ОМАР — архитектура, весьма сильно ориентированная на обработку сигнала. Это необязательно сотовая или беспроводная связь, вполне «подойдут» любые медиа-данные, имеющие потоковую природу, в том числе воспроизведение медиа-контента, что актуально для современных конвергентных устройств. Сегодня существует уже второе поколение этой платформы, ОМАР2, но, как видно из таблиц, есть очень много популярных моделей, построенных на первой версии этой архитектуры.

Изначально ОМАР создавалась как платформа, которая позволит сочетать довольно противоречивые требования мобильного рынка: прежде всего необходимость в высокой вычислительной мощности с минимальным энергопотреблением. С этой задачей удалось справиться благодаря созданию комплекса решений, охватывающих высокопроизводительный ЦП (на базе архитектуры ARM), ряд разработок TI в области цифровой обработки сигнала (конкретно DSP серии TI TMS320) и интеграции модулей разделяемой памяти. При этом все компоненты размещены на одном кристалле (решение более чем естественное, если вспомнить о специфике применения, хотя в определенной степени не настолько гибкое, как у соперников). В то же время называть ее «заказной микросхемой» в общепринятом смысле не совсем правомерно, ОМАР предусматривает более развитые возможности «подстройки» под конкретные требования, в частности посредст вом модификации микропрограммных модулей (в то время это был серьезный дополнительный аргумент в пользу этой архитектуры).

Сегодня все распространенные ОС обеспечивают совместимость с ОМАР, включая Symbian, Windows Mobile и Palm OS. Разработка системного ПО ведется стандартными средствами ОС плюс SDK TI или же в пакете Code Composer Studio, который предоставляет полный набор средств разработки ПО для платформы в целом, маскируя ее двойственную RISC/DSP природу.

Преимущества системы, в которой интегрирован отдельный процессор обработки сигнала, очевидны: в конце концов именно к обработке сигнала сводятся практически все функции, требующие сколько-нибудь значительной вычислительной работы в современном КПК. Для большинства стандартных программ излишни ресурсы производительности даже самых маломощных современных ЦП (некоторое исключение составляет мобильное 3D, но это тема отдельного обсуждения). Использование отдельного ЦП позволяет резко повысить вычислительную мощность устройства, сохранив на приемлемом уровне его энергопотребление (также стоит помнить, что ^требования к питанию DSP в перерасчете на удельные единицы значительно ниже, чем у сопоставимого RISC-процессора). Это важно сейчас и будет еще важнее завтра, когда терминалам сотовой связи третьего поколения придется обеспечивать еще и высококачественное видео и аудио, причем все это параллельно (скажем, владелец не захочет прерывать онлайновую игру при поступлении входящего вызова).

Одна из ключевых особенностей ОМАР — возможность извне, посредством достаточно тривиального API (с точки зрения использования разработчиком прикладных программ, незнакомым с особенностями программирования DSP) манипулировать модулями цифровой обработки сигнала. Впрочем, в ряде случаев разработчики программных платформ ограничивают доступ к «мосту» DSP/BIOS (DSP/BIOS Bridge), например, Symbian предоставляет средства прямой работы с этим API только в дорогостоящих Premium-версиях SDK и DDK.

Надо отметить, что также существует ряд бюджетных решений, таких, как ОМАР310, где отдельные возможности DSP реализованы как «расширения» ЦП общего назначения (ARM925/ARM925T).

По данным изготовителя, DSP TMS320C55x обеспечивает примерно трехкратное превосходство в быстродействии над ЦП общего назначения при реализации мультимедиа-алгоритмов. В качестве базы для сравнения использовались ЦП StrongARM и ARM9E, среди тестов были задачи на распаковку JPEG, воспроизведение видеопотока MPEG-4, ряд специфичных для коммуникационных устройств задач (таких, как подавление эха).

В высокопроизводительных моделях ЦП, построенных на базе ОМАР2, это соотношение еще лучше. При этом потребляемая мощность значительно (более чем в два раза) меньше, нежели для ЦП общего назначения.

Архитектура ОМАР объединяет DSP серии С55х и ЦП ARM925T на одной микросхеме. Оба процессора используют кэш-команд, ядра имеют модуль управления памятью. Ядро ОМАР содержит два внешних интерфейса памяти и один порт внутренней памяти. Внешние интерфейсы памяти могут напрямую подключаться к модулям памяти SDRAM при частотах до 100 МГц и к стандартным асинхронным типам памяти (SRAM, Flash). Этот интерфейс обычно используется для организации подсистемы хранения, может быть 16-или 32-разрядным. Порт внутренней памяти обеспечивает прямой доступ к SRAM самой микросхемы и ориентирован на работу в роли буфера (как программного, например, для размещения критичных ко времени функций ОС или хранилища данных, например, видеобуфера). Все интерфейсы независимы и обеспечивают параллельный доступ от любого процессора или устройств с прямым доступом к памяти.

ОМАР также предусматривает DMA-интерфейсы для соединения с периферийными устройствами. Локальная шина — высокоскоростная, двунаправленная, многопользовательская, предоставляет внешнему устройству возможность работать с памятью микросхемы. Такой подход позволяет существенно упростить систему, снижая количество функциональных блоков, обеспечивающих взаимодействие между подсистемами устройства.

Кроме того, в ОМАР интегрирована наиболее распространенная периферия, например, контроллер ЖК-экра-на, универсальные интерфейсы ввода-вывода, UART, имеется также сторожевой таймер. При этом блок DMA прикладного ЦП имеет специализированный канал для пересылки данных из видеопамяти в контроллер ЖК (видеобуфер может размещаться в SDRAM или SRAM).

OMAP-DM270. Процессор для миниатюрных устройств, прежде всего камерофонов (совместно с Sharp TI выпустила эталонный дизайн такого аппарата). Микросхема изготавливается по технологии CMOS со 130-нм проектными нормами, напряжения питания 1,5 В (ядро), 3,3 В (ввод-вывод). Упаковка BGA.

Оснащается двумя ядрами — ARM7TDMI/80 МГц с 8-Кбайт кэшем инструкций и 128-Кбайт интегрированной памятью и DSP TMS320C54x/90 МГц со 128-Кбайт интегрированной памятью. На микросхеме также имеется программируемый блок обработки графики (точнее, любых SIMD-данных) iMX, функционирующий на тактовой частоте 180 МГц, два 8-Кбайт буфера для обработки графики, сопроцессор для обработки мультимедиа-данных. Предусматриваются средства ускорения генерации картинок низкого разрешения (для организации предварительного просмотра фотографий, отснятых камерой) и цифровое масштабирование, а также аппаратный блок предварительной пиксельной обработки. Модуль обеспечивает реализацию функций автофокусировки, настройки баланса белого и экспозиции в реальном времени. OMAP-DM270 поддерживает до 64 Мбайт памяти (120 МГц SDRAM с 32-/16-разрядным интерфейсом), внутреннюю флэш-память (до 16 Мбайт), имеется интерфейс для подключения SDRAM (100 МГц) до 128 Мбайт и стандартных устройств внешней памяти (CompactFlash, SmartMedia, Secure Digital и Memory Stick). Также предусмотрено два UART, 10-бит канал для вывода композитного видео (NTSC/PAL), видеовход, контроллер USB 1.1 и т. д.

Эта микросхема не самая мощная, но обеспечивает заметно лучшее соотношение цены и функциональности, не говоря уже о гибкости, нежели ASIC, применяемые во многих современных камерофонах (не зря даже Samsung, имеющая собственные решения в этой области, приняла решение использовать OMAP-DM270 в новейших устройствах с камерой и жестким диском). Хотя разрешение съемки по нынешним временам может показаться недостаточным, для аппаратов среднего класса эта модель — весьма удачный компромисс.

ОМАР310 и 330 — процессоры для недорогих устройств, в частности, модель 310 использовалась в КПК серии palmOne Zire. OMAP310 — улучшенная версия ОМАР310 с увеличенным быстродействием (на 17%) и сниженным энергопотреблением. Микросхемы сделаны по 130-нм технологии CMOS, интересны тем, что «двухъядерность» в них сводится к расширениям DSP в ЦП общего назначения (фактически это ARM925 с расширениями TI). Идея состоит в том, что создатель устройства сможет разрабатывать для него ПО, которое впоследствии без дополнительных затрат использовать на более мощных моделях, сокращая таким образом время выхода продукта на рынок (микросхема совместима с ОМАР1510). Ядро построено на архитектуре ARM9 с поддержкой Thumb (ARM9TDMI), работает на тактовой частоте до 175 МГц (новейшие версии), имеется 16-Кбайт кэш инструкций и 8-Кбайт данных, модули управления памятью, 192 Мбайт внутренней SRAM, используемой под кадровый буфер, контроллер DMA и т. д. На микросхеме также интегрирован полный набор необходимой периферии: три UART (один — с поддержкой SIR для инфракрасной связи). Обеспечивается возможность организации подключения к беспроводным сетям, имеется интерфейс цифровой камеры и ускоритель двухмерной графики (в модели 331).

Процессор ОМАР850 входит в серию «прикладных коммуникационных» микросхем TI. Он фактически составляет часть набора микросхем TCS3500, предназначенного для создания мощных смартфонов и коммуникаторов, обеспечивает поддержку GSM/GPRS/EDGE, позволяет воспроизводить видеопоток MPEG-4 и Windows Media-video, MP3, работать с картинками высокого разрешения (до 2 Мпиксел) и т. д. Техпроцесс — стандартные для этой серии решений 130 нм, потребляемый ток 10 мкА (в режиме ожидания). Архитектура полноценная, двухпроцессорная, «прикладной» ЦП — ARM926TEJ с тактовой частотой 200 МГц, предусмотрен аппаратный ускоритель Java, набор инструкций для обработки потоковых данных. Реализованы средства сопряжения с беспроводными сетями, аппаратный ускоритель двухмерной графики и криптографический акселератор. Эталонный дизайн TCS3500 предусматривает разведенную плату, реализацию стека протоколов GSM/GPRS/EDGE, инструментарий разработчика.

ОМАР750 — более простая версия этой же платформы, занимающая промежуточное положение между микросхемами серии ОМАР73х. От последней ее отличает большее быстродействие и ряд дополнительных функций.   Роль   ЦП   общего   назначения   выполняет

ARM926, DSP — TMS320C54x. Реализован полноценный GSM/GPRS модем класса 12, поддержка DDR (в ОМАР73х — только SDRAM), повышена пропускная способность интерфейса кадрового буфера. Кроме того, предусмотрены адаптеры беспроводных сетей, Bluetooth, средства подключения GPS-модулсй и цифровой камеры.

ОМАР730 и 733 — микросхемы для мобильных устройств базового уровня, модель 733 отличается от 730 возможностью работы с памятью до 256 Мбайт (stacked mobile SDRAM). OMAP733 — часть радиочастотного НМС TCS2630, кроме того, на базе микросхем этой же серии построена эталонная платформа для смартфона, разработанная совместно palmOne и TI. Внутренняя структура довольно интересна. В это решение интегрированы ядро прикладного ЦП (ARM926) и модуль обработки сигнала, в котором имеются DSP TMS320C54x и ядро ARM7TDMI. Микросхема оснащается акселератором Java, средствами USB On-Thc-Go и т. п. Процессор компактен, размер кристалла — 12×12 мм (MicroStar BGA).

ОМАР710 — базовая версия платформы для смартфонов, КПК и Интернет-терминалов. В однокристальном варианте имеется модем GSM/GPRS и ЦП ARM925 с некоторыми фирменными расширениями TI. Платформа создавалась как часть радиочастотного НМС TCS2500, программно совместима с ОМАР310.

ОМАР1510 — модель начального уровня из серии высокопроизводительных, очень популярна как среди изготовителей КПК, так и смартфонов/коммуникаторов: достаточно упомянуть такие аппараты, как palmOne Zire/Zire 21, Nokia 7710 (самый экзотический коммуникатор построен на скромной по возможностям микросхеме, впрочем, это ощущается по некоторой его «задумчивости» на операциях, не связанных с обработкой сигнала). Предоставляются все базовые возможности, но и только. Максимальная тактовая частота 132 МГц. На базе этого решения, в частности, построен популярный смартфон Motorola MPx200. Микросхема недорогая и эффективная, изготавливается по 130-нм технологии, содержит ядра DSP TMS320C55x и TI925T ARM9TDMI. Первое функционирует на тактовой частоте до 192 МГц, содержит кэши инструкций и данных (16 и 8 Кбайт соответственно), собственную память (64-Кбайт DARAM, 96-Кбайт SARAM), средства ускорения операций с видео, графикой, смешения цветов и т. д. Максимальная тактовая частота ядра ARM 168 МГц, содержит 16-Кбайт кэш инструкций и 8-Кбайт кэш данных, имеется 196 Кбайт внутренней SRAM (используется как фреймбуфер), MMIJ и т. п. На микросхеме интегрирован богатый комплект периферии, от USB (правда, 1.1, но зато и клиент и хост, с возможностью подключения до трех ведомых устройств) и интерфейса камеры до контроллера дисплея (с DMA) и контролеров карт памяти.

ОМАР161х — серия микросхем с большей производительностью. По разным причинам, в основном из-за особенностей ценовой политики, они не стали настолько же популярны, как предыдущая (ОМАР1510) и более мощная (ОМАР1710) модели. ОМАР 161х обеспечивает примерно в полтора раза более высокое быстродействие, чем ОМАР1510 на стандартных задачах, и 70%-пый прирост в работе с мультимедиа, до восьми раз — при работе с Java (в основном благодаря применению ядра ARM926TEJ с поддержкой Jazelle). Микросхема содержит ядро двухмерной акселерации.

ОМАР1710 — наиболее мощный представитель платформы ОМАР первого поколения, последующие модели относятся уже к ОМАР2. Эта многофункциональная, высокоинтегрированная микросхема, основанная на ОМАР1610. Это первый процессор TI, выпускаемый по 90-нм технологическому процессу. Переход на более совершенную технологию позволил снизить энергопотребление и площадь кристалла почти на 50%. При этом производительность возросла на 40% относительно предыдущего поколения микросхем, был расширен список периферийного оборудования. Процессор ориентирован на совместную работу с радиотехническими НМС компании TI в случае создания коммуникатора или смартфона, включая модели для сетей GSM/GPRS/EDGE, CDMA2000, UMTS. Ядра ЦП — DSP TMS320C55x и ARM926TEJ — функционируют при тактовой частоте до 220 МГц, имеется собственная память, в том числе защищенные области и загрузочный модуль, четырехканальный DMA (17 логических каналов), развитый набор периферийных устройств и т. д.

ОМАР24хО — новейший представитель этого семейства ЦП, первый процессор на базе архитектуры ОМАР2. Компания TI позиционирует его как процессор для сверхмощных персональных устройств, оснащенных средствами отображения трехмерной графики, цифровыми камерами высокого (более 4 Мпиксел) разрешения, приема высококачественного ТВ-потока и т.д. В серии две модели, ОМАР2410 и ОМАР2420, TI относит их к классу решений для устройств АОЕ, Аll-in-One Entertainment.

В основе ЦП два ядра — ARM1136JS-F, функционирующее при тактовой частоте до 330 МГц, и TMS320C55x (220 МГц). Они дополнены средствами ускорения трехмерной графики на базе разработок PowerVR МВХ (по оценкам TI, выигрыш при рендеринге трехмерных сцен составляет до 40 раз). Кроме того, появилась дополнительная микросхема управления питанием, TWL92230, благодаря чему TI ликвидировала некоторое отставание по сравнению с XScale. Реальных устройств на базе этой платформы на момент написания обзора не существовало (исключая несколько анонсов, также есть информация, что именно эта микросхема будет использоваться в следующем поколении игровых консолей N-Gage).

Samsung S3C2400

Серия СБИС Samsung S3C2400 на рынке КПК стала известна относительно недавно, с выпуском микросхем серии HP iPAQ hl9xx, и на сегодня очень широко распространена среди бюджетных КПК. Изначально предполагалось, что микросхемы Samsung станут основой для сверхдешевых и сверхкомпактных КПК с монохромными экранами, совместно с Microsoft даже была разработана некая концептуальная модель, но впоследствии идея не имела успеха — и устройства все же остались цветными. Еще один существенный технологический вклад Samsung в развитие КПК — распространение дешевой флэш-памяти NAND и популяризация неоптимальной схемы работы. В связи с отсутствием у модулей памяти средств XIP, «исполнения-по-месту», половина установленного на КПК ОЗУ тратилась на хранение ОС, программные компоненты которой копировались туда из ПЗУ при первой загрузке (т. е. ПЗУ использовалось только для хранения файлов системы).

В семействе «мобильных» микросхем Samsung имеется несколько изделий, ориентированных на разные сегменты рынка, не только на КПК, но и, например, на GPS-адаптеры и МРЗ-плееры. Samsung не балует разработчиков КПК особенным разнообразием схемотехнических решений, фактически большинство микросхем построены на одной и той же основе (синтезируемое ядро ARM92x различных модификаций), различаясь тактовой частотой, периферией и корпусировкой. Серия S3C24xO содержит несколько ЦП, основной интерес представляют S3C24A0A, S3C2410A и S3C2410, которые отличаются типом ядра (ARM926EJ-S и ARM920T соответственно) и наличием интегрированного декодера MPEG-4. Они ориентированы на рынок традиционных и мультимедийных КПК/смартфонов. S3C24A0A обеспечивает достаточно высокую производительность при обработке сигналов, не в последнюю очередь благодаря аппаратному модулю обработки MPEG-4. СБИС имеет высокую степень интеграции, в частности предусматриваются 16-Кбайт кэши инструкций и данных, MMU, ЖК-контроллер, интерфейс с камерой, загрузочный блок NAND флэш-ППЗУ, модуль системного управления (в частности, обеспечивает управление энергопотреблением), двухканальный UART, четырехканальный контроллер DMA, таймеры, GPIO, контроллер USB-хоста (используется, например, в Acer пЗО, — довольно необычная для бюджетного КПК возможность), SD/MMC и т. д.

Модель семейства S3C2410A пользуется значительно большей популярностью. Этот ЦП фактически стал стандартом для бюджетных КПК, его используют все, включая HP, Acer, Eten и др. У Samsung есть еще несколько решений (например, S3C341O), но в КПК они встречаются очень редко. Из особо интересных, тем не менее, стоит отметить S3C2410X01, тактовая частота которой может достигать 533 МГц при сохранении невысокого энергопотребления.

КПК: на пути к мобильному 3D

Возникновение в модельных рядах разработчиков микросхем трехмерной графики изделий для карманных ПК и смартфонов обусловлено скорее маркетинговыми соображениями, нежели реальной потребностью рынка. Учитывая специфику мобильных устройств, прежде всего ограниченный по размерам экран, можно сказать, что 3D с трудом прокладывает себе дорогу в карманы пользователей (кстати, во многих случаях при отображении 3D на экранах мобильных устройств не возникает необходимости даже в банальной фильтрации текстур — из-за небольшого разрешения экрана пикселизация просто незаметна). Тем не менее этот процесс, пусть и относительно вяло, но идет. И отчасти чтобы «застолбить» место на рынке, отчасти для полноты спектра продуктов, все основные участники этого рынка отметились и здесь (во многих аппаратах также используются не слишком интересные с технической точки зрения, зато надежные и дешевые контроллеры Epson).

Специфика «мобильного 3D» состоит прежде всего в том, что только средств трехмерной графики заведомо недостаточно, контроллер должен обеспечивать большое количество дополнительных функций, от кодирования/декодирования видеопотоков, поддержки видео- и цифровых камер и т. д. Еще требуется обеспечить хорошее время работы от батарей. При всем этом изготовителям ГП приходится соперничать в данном сегменте со встроенными решениями, что тоже сказывается на темпах развития данного рынка.

Дополнительная микросхема, особенно мощная, усложняет конструкцию и, что важнее, требует дополнительного питания. И это не очень сочетается с практикуемой в данном сегменте политикой максимальной интеграции периферии на одной микросхеме, чтобы избежать дублирования функциональности (например, задействовать имеющийся в основной СБИС объем SRAM, в стандартной конфигурации используемой под видеобуфер), требуются дополнительные усилия. В итоге в секторе КПК дела пока несколько лучше у ATI и Intel, большинство же анонсов NVIDIA связано со смартфонами/мощными телефонами.

NVIDIA GoForce

Модельный ряд ГП NVIDIA для мобильных устройств довольно широк. Компания занялась сегментом КПК в 2003 г. после покупки корпорации MediaQ, которая разрабатывала высокопроизводительные ЖК-контрол-леры для КПК, — они использовались в некоторых моделях Toshiba и HP iPAQ. После приобретения продуктовая серия была сравнительно быстро переориентирована на трехмерную графику, однако следует признать, не в ущерб другим возможностям.

NVIDIA GoForce 2100 фактически представляет собой очень компактную модификацию контроллера MediaQ и ориентирован прежде всего на мобильные телефоны. Он обеспечивает ускорение обработки мультимедиа и двухмерной графики для экранов с разрешением до 320×240 пиксел. Микросхема оснащается 160 Кбайт видеопамяти. Сильной стороной решений MediaQ, а теперь и NVIDIA всегда считался гибкий интерфейс для подключения к разнообразным типам ЖК-экранов. Микросхема встречается в i-mode телефонах Mitshubishi.

Модель GoForce 2150 — улучшенная версия Go-Force 2100 с возможностью обработки фотографий с разрешением до 1,3 Мпиксел, аппаратным декодером JPEG, поддержкой двухдисплейных конфигураций в телефонах, блоком постобработки MPEG-4 и базовыми средствами снижения энергопотребления.

Микросхемы серий GoForce 3000 и 4000 основаны на общей архитектуре, но отличаются емкостью видеопамяти (320 и 640 Кбайт), максимальным разрешением экрана (480×320 и 640×480) и фотокамер (2 и 3  Мпиксел соответственно). Кроме того, в модели 4000 предусматривается ряд дополнительных возможностей, например, аппаратное кодирование видеопотока MPEG-4  (в GoForce 3000 предусмотрен лишь декодер). И обе эти микросхемы сегодня позиционируются как решения для сотовых телефонов. Кроме того, в этой серии были усовершенствованы средства управления питанием.

GoForce 3D — наиболее мощная серия геометрических ускорителей NVIDIA для карманных ПК. Собственно, это первые микросхемы, обеспечивающие полноценное ускорение операций, связанных с обработкой 3D. Разработчик называет их «беспроводными медиа-процессорами» (Wireless Media Processor, WMP) и нацеливается как на рынок высокопроизводительных КПК и специализированных мобильных консолей, так и на сектор смартфонов и high-end-телефонов.

Кроме ГП, микросхема оснащается аппаратным кодеком JPEG (до 2048×1536) со средствами NVIDIA Fo-toPack, обеспечивающим оптимизацию сжатия JPEG, кодеком MPEG-4 (VGA, до 30 кадр/с) и кодеком для видеоконференций (CIF, 352×288, до 30 кадр/с). Емкость внутренней памяти увеличена до 1280 Кбайт (со 128-разрядной шиной). В серии GeForce 3D существует две модели, 4800 и 4500, различающихся наличием средств FotoPack и максимальным разрешением дисплея.

Самая интересная особенность GoForce 3D — пик-сельно-шейдерная архитектура. Модель GoForce 3D 4800 позволяет одновременно обрабатывать до шести текстур, геометрический процессор обеспечивает ускорение графики, естественно, разгружая ЦП (поскольку берет на себя еще и управление экраном, камерами и кодеками, выигрыш получается еще более существенный).

При этом энергопотребление кристалла относительно невелико. При задействовании средств снижения энергопотребления nPower (весьма оптимизированное и комплексное решение, объединяющее целый ряд методов экономии энергии, от использования техпроцесса с проектными нормами 130 нм и минимизацией утечек до архитектурных особенностей «раскладки» микросхемы), в процессе игры тратит, по оценкам разработчика, 20-50 мВт, тогда как сопоставимое по функциональности программное ядро, реализованное на ЦП общего назначения или DSP, может потребовать до 5-50 Вт.

Графическое ядро GoForce 3D предоставляет практически все базовые средства, включая расчет трансформаций, поддержки множественных текстур, до восьми поверхностей (цвет, Z, текстуры), билинейную/трилинейную фильтрацию, вычисления с плавающей и фиксированной точкой и т. д. Нельзя не отметить, что рост популярности трехмерной графики в мобильных устройствах стимулирует появление достаточно развитых и законченных стандартов ее поддержки в программном обеспечении, GoForce 3D совместим со всеми существующими сегодня программными платформами и стандартами мобильной графики, включая OpenGL ES и MD3D.

GoForce, будучи мощным устройством, вызывает вполне закономерный интерес. Хотя его возможности и представляются несколько избыточными для бытового КПК, изготовители портативных игровых консолей уже его используют (в частности, он применяется в Gizmondo, игровом аппарате на базе Windows Mobile).

ATI Imageon

ATI тоже начала со скромного адаптера Imageon 100, предназначенного преимущественно для мобильных телефонов и недорогих КПК. Разработки ATI сегодня довольно широко распространены, правда, преимущественно в сегменте мобильных телефонов. Это связано с тем, что они оказались несколько более сбалансированными, да и опыт ATI в разработке хорошо интегрированных мультимедиа-акселераторов тоже сказался. Кроме того, надо учитывать, что главный на тот момент соперник ATI, компания MediaQ, в самое «жаркое» время, когда начиналась разработка «трехмерных» телефонов первого поколения, уже вышедших на рынок, переживала реорганизацию и слияние с NVIDIA. Тем не менее послужной список ATI в мобильном сегменте выглядит достаточно солидно — Motorola, Fujitsu, LG (с трехмерным игровым телефоном SV360). В секторе КПК микросхемы серии ATI Imageon можно найти в игровой консоли Tapwave Zodiac (на базе Palm OS), коммуникаторах Hitachi и КПК Zaurus и Toshiba.

В то же время сейчас ATI почти полностью переориентировалась на рынок коммуникационных устройств, микросхема Imageon 3200, которая используется, в частности, в HP iPAQ hz4700 и Tapwave Zodiac, по каким-то причинам была снята с производства. Ускоритель был весьма интересный, он позиционировался как медиа-сопроцессор, в котором, кроме графики, интегрированы и такие устройства, как контроллер USB OTG, SDIO, кодеки MPEG/JPEG. Но он, судя по всему, не выдержал конкуренции со стороны интегрированных СБИС от изготовителей платформ (примерно в то время происходили процессы унификации аппаратных платформ и набирали силу 11 ОМАР и Samsung S3C2400).

В модельном ряду графических микросхем для мобильных устройств ATI на сегодня довольно много модификаций, относящихся к трем семействам — 2100, 2200 и 2300. Imageon 2282 ориентирован на high-end-смартфоны, требующие прежде всего высокопроизводительных средств обработки видео, включая режим «картинка-в-картинке» (для видеоконференций). Imageon   2182   предназначается  для  недорогих  моделей, обеспечивает поддержку цифровых камер с разрешением до 1,3 Мпиксел, записи-воспроизведения видео и звука. Imageon 2300 — мощный мультимедийный акселератор, на базе которого можно воздавать сверхмощные (по нынешним меркам) телефоны и смартфоны, обеспечивающие хорошее быстродействие при рендеринге графики, причем параллельно с обработкой сигнала, что может быть актуально для сетей третьего поколения. Кроме того, он обеспечивает поддержку кодеков MPEG-4, работу портов оцифровки видео и камер с высоким разрешением (1,3 и 2 Мпиксела), возможность работы в двухдисплейных конфигурациях. Imageon 2260/2262 — мультимедийные сопроцессоры, в основном ускоряющие обработку именно медиа-контента, а затем — игр. Кроме того, они позволяют создавать телефоны с камерами высокого разрешения (до 2 Мпиксел). Imageon 2240 — двухмерный ускоритель для недорогих камерофонов. Imageon 2200/2250 — базовая модель с относительно скромными возможностями (тем не менее реализована поддержка захвата видео и ЦФК).

Intel 2700G

Это изделие было разработано Intel в рамках проекта по созданию РХА27х и тесно с ним связано (фактически Intel позиционирует его как микросхему сопровождения для РХА27х, кодовое название проекта — Marathon). На сегодня единственный известный пример массовой модели, где он используется, — Dell Axim X50v. Сильная сторона этого решения — Intel умеет продвигать свои наработки, и, в частности, она реализовала ряд программных решений, упрощающих создание ПО, использующего преимущества этой микросхемы. Не так давно прошла информация об успешной попытке портирования на Dell Axim X50v ряда трехмерных игр, таких, как Cube (FPS с весьма оригинальной и совершенной технологией рендеринга), Solterra, Yeti 3D и др. Безусловно, главная заслуга тут принадлежит разработчикам программных «прослоек», таких, как OpenGL ES и JSR 184, но это демонстрирует очень неплохой потенциал акселератора. Особенно когда он перейдет в разряд решений для массового рынка (пока он из-за высокой стоимости используется лишь в high-end-моделях, все же 15 долл. в партии 10 тыс. пока довольно дорого для этого сегмента).

В семейство Intel 2700G входят две модели: 2700G3 (с объемом памяти 384 Кбайт на кристалле, он ориентирован на экраны QVGA/HVGA) и 2700G5 (с 704-Кбайт памятью, ориентирован на VGA). Обе микросхемы также предоставляют средства аппаратного ускорения обработки MPEG (2 и 4) и WMV, позволяет разрабатывать двухдисплейные устройства. Максимальное разрешение — до SXVGA Intel совместно с Intrinsyc также разработала эталонную платформу для устройства на базе РХА27х и 2700G. В частности, предусматривается экран VGA с диагональю 4-дюйм, 128 Мбайт SDRAM, 64 Мбайт флэш-ППЗУ (естественно, Intel StrataFlash), 16-Мбайт видеоОЗУ, 1-Мпиксел камеру, два разъема для карт памяти, средства беспроводной связи.

Список литературы

Журнал «Upgrade» №8, 2005 г.

МИНИСТЕРСТВО ОБРАЗОВАНИЯ САРАТОВСКОЙ ОБЛАСТИ

ГОСУДАРСТВЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ СПО

САРАТОВСКИЙ ТЕХНИКУМ ДИЗАЙНА ОДЕЖДЫ И СЕРВИСА

Учебное пособие к курсу

«Технология хранения, поиска и сортировки информации»

для студентов 1 курса

Автор:

А.В. Самохвалова –

преподаватель СТДОС

Саратов 2008

СОДЕРЖАНИЕ

Введение…………………………………………………………………..3

Необходимые требования для изучения данной темы…………………4

Теоретические основы хранения, поиска и сортировки информации5

Основы работы………………………………………………………….6-7

Занятие 1…………………………………………………………………8-9

Занятие 2……………………………………………………………….10-11

Занятие 3……………………………………………………………….12-13

Список использованных источников……………………………………14

ВВЕДЕНИЕ

В настоящее время Microsoft Access уверенно занимает лидирующее положение среди СУБД для настольных систем, функционирующих под управлением операционной системой Windows.

Учебное пособие рассчитано на пользователей любой квалификации. Если вам еще не доводилось иметь дело с базами данных, внимательно ознакомьтесь с теоретическими положениями. Опираясь на имеющий опыт работы на компьютере, и следуя предложенной в этом пособие схеме изучения инструментальных средств пакета Access, вы очень скоро сможете уверенно чувствовать себя в этой новой области.

Тема «Технология хранения, поиска и сортировки информации» входит в программу изучения раздела «Информационные технологии». На ее изучение отводится 6 часов. При изучении данной темы студенты должны познакомиться с основными возможностями, предоставляемыми программой Access и эффективно применять полученные базовые знания на практике.

НЕОБХОДИМЫЕ ТРЕБОВАНИЯ ДЛЯ ИЗУЧЕНИЯ ДАННОЙ ТЕМЫ

Знать и уметь выполнять основные манипуляции, связанные с мышью.

Уметь переключать клавиатуру с латиницы на кириллицу и обратно.

Уметь запускать операционную систему и завершать работу с ней.

Знать составные части окна (зона заголовка, горизонтальное и ниспадающее меню, кнопка системного меню), варианты представления окна (пиктограмма, окно нормального размера, полноэкранное окно). Уметь пользоваться соответствующими кнопками.

Уметь перемещать окно, изменять высоту и ширину окна при помощи мыши.

Уметь запускать и закрывать программу.

Уметь устанавливать текстовый курсор в место ввода текста;

Знать основные элементы диалогового окна (командные кнопки, переключатели, поля выбора, списки, поля ввода, и т. д.) и уметь с ними работать.

ТЕОРЕТИЧЕСКИЕ ОСНОВЫ

Основой многих информационных систем (прежде всего, информационно-справочных систем) являются базы данных.

База данных (БД) — организованная совокупность данных, предназначенная для длительного хранения во внешней памяти ЭВМ, постоянного обновления и использования.

База данных представляет собой информационную модель определенной предметной области.

Классификация баз данных возможна по характеру информации: фактографические и документальные БД; по структуре данных: иерархические, сетевые, реляционные БД; по способу хранения данных: централизованные и распределенные БД.

Реляционные БД (РБД) – наиболее распространенный тип баз данных, использующий табличное представление данных.

Основные понятия организации данных в РБД: таблица, поле, тип поля, главный ключ таблицы.

Программное обеспечение, предназначенное для работы с базами данных, называется системой управления базами данных – СУБД.

Основные действия, которые пользователь может выполнять с помощью СУБД:

создание структуры БД;

заполнение БД информацией;

изменение (редактирование) структуры и содержания БД;

поиск информации в БД;

сортировка данных;

защита БД;

проверка целостности БД.

ОСНОВЫ РАБОТЫ

СУБД Microsoft Access (MS Access) относится к системам, ориентированным на пользователя. Она позволяет пользователю, не прибегая к программированию, легко выполнять основные действия с базой данных: создание БД, редактирование и манипулирование данными. MS Access работает в операционной среде Windows, может использоваться как на автономном ПК, так и в локальной компьютерной сети. С помощью Access создаются и эксплуатируются личные базы данных (иногда говорят – «настольные»), а также БД организаций с относительно небольшим объемом данных. Для создания крупных промышленных информационных систем MS Access не годится.

Запуск программы

Программа запускается одним из следующих способов:

Команда Пуск Программы MS Access

Ярлык на Рабочем столе MS Access

Среда Access имеет интерфейс, характерный для Windows-приложений, и включает в себя следующие составляющие (сверху вниз): титульную строку с кнопками управления окном, главное меню, панель инструментов, рабочее поле и строку состояния. На рабочем поле открывается окно, соответствующее выбранному режиму работы. Как в любом приложении, в Access существует иерархия режимов. Данные, с которыми работает СУБД, также могут быть выстроены в иерархическую последовательность. На верхнем уровне такой иерархии находятся основные объекты MS Access. К ним относятся: таблицы, запросы, формы, отчеты, страницы, макросы и модули.

Таблица – это главный тип объекта. Объекты, составляющие таблицу, — записи и поля. Свойства элементов таблицы определяются типами полей, форматами полей и некоторыми другими параметрами.

Запрос – результат обращения пользователя к СУБД для поиска данных, добавления, удаления и обновления записей. Результат поиска (выборки) данных представляется в табличном виде.

Форма — это вспомогательный объект, создается для дополнительного удобства пользователя при просмотре, вводе и редактировании данных.

Отчет – это документ, предназначенный для вывода на печать, сформированный на основании информации, содержащейся в таблицах и запросах.

Страницы, макросы и модули являются объектами повышенной сложности и при начальном знакомстве с MS Access могут не использоваться

ЗАНЯТИЕ 1

Тема: Работа с СУБД: создание простейшей базы данных

Теоретический материал

Режимы работы СУБД Access многообразны. Иерархия режимов реализована через главное меню. Есть режимы общего характера: работа с файлами (меню Файл); работа с буфером обмена (меню Правка); режим настройки среды (меню Вид); справочный режим (меню Справка). Однако основным режимом можно назвать режим работы с базой данных. Он устанавливается командой Файл Создать базу данных или Файл Открыть базу данных. Поскольку база данных хранится в файле, в первом случае система потребует задать имя и место хранения файла, а во втором случае – указать на существующий файл с базой данных.

После раскрытия на экране окна базы данных становятся доступны подрежимы работы с основными объектами Access: таблицами, запросами, формами, отчетами и т.д., которые инициируются открытием соответствующих закладок в окне. В каждом из этих режимов можно выбрать одну из трех командных кнопок: Открыть, Конструктор, Создать. Команда Открыть позволяет просмотреть объект, а команда Конструктор – просмотреть или изменить структуру объекта. Если соответствующий объект еще не создан, то активной является только команда Создать. СУБД предлагает воспользоваться 3 способами создания соответствующего объекта:

в режиме конструктора (самостоятельно выбираются поля) – самый сложный

с помощью мастера (следуя указаниям мастера, заполняются соответствующие поля) – самый простой способ;

путем ввода данных.

Практическая работа № 1

Тема: Работа с СУБД: создание простейшей базы данных

Цель работы:

Освоение приемов создания простейшей базы данных

Задание:

Запустить программу ACCESS.

Познакомится с Рабочим столом.

В новом файле создать базу данных «Студентов» своей группы, в которой должны содержаться следующие сведения: Фамилия, Имя, Отчество, Адрес проживания, Родители, Номер студента, Специализация. (количество записей не менее 5)

Сохранить полученные результаты в своей папке как файл с именем: база_№ варианта

Закрыть программу.

Приборы и материалы:

Исходные данные

ПК

Контрольные вопросы:

Как войти в программу?

Сколько способов создания базы данных вам известно?

Каким инструментом вы создали базу данных?

Порядок выполнения работы:

Получить задание

Выполнить задание

Получить результаты. Полученные результаты оформить в отчете

Ответить на контрольные вопросы

Сделать выводы.

Занятие 2

Тема: Сортировка и поиск записей в СУБД.

Теоретический материал

Для поиска определенной записи следует воспользоваться командой «Правка» — «Найти» или щелкнуть на кнопке «Найти» панели инструментов. Откроется диалоговое окно «Поиск и замена» с активной вкладкой «Поиск». Сортировка позволяет изменить порядок следования записей в таблице и отображать их с учетом значений некоторого определенного поля. Самый простой способ отсортировать записи таблицы – воспользоваться командой «Сортировка». Доступ к ней можно получить как через главное меню команда «Записи» — «Сортировка», так и с помощью кнопок «Сортировка по возрастанию» и «Сортировка по убыванию», расположенных на панели инструментов «Таблица в режиме таблицы».Чтобы восстановить первоначальный порядок размещения данных в представленной таблице нужно воспользоваться пунктом меню «Записи» и выбрать команду «Удалить фильтр», но это будет работать при условии, если данные после изменения не сохранялись.

Практическая работа № 2

Тема: Сортировка и поиск записей в СУБД.

Цель работы:

Освоение приемов по сортировке и поиску записей в базе данных

Задание:

Войти в программу ACCESS

Открыть свой файл с именем: база_№ варианта.

Найти записи.

Отсортировать записи.

Закрыть программу.

Приборы и материалы:

Исходные данные

ПК

Контрольные вопросы:

Какие действия нужно совершить, чтобы восстановить первоначальный порядок размещения записей в таблице?

Какое полное имя у вашего файла?

Какие способы сортировки данных вам известно?

Порядок выполнения работы:

Получить задание.

Найти записи в базе данных (опишите последовательность своих действий)

Отсортировать записи в базе данных (опишите последовательность своих действий)

Ответить на контрольные вопросы

Сделать выводы

Занятие 3

Тема: Работа с СУБД: создание запросов и отчетов.

Теоретический материал

Действия, выполняемые над информацией, хранящейся в базе данных, называются манипулированием данными. К ним относятся выборка данных по некоторым условиям, сортировка данных, обновление, удаление и добавление данных. Выполнение этих действий производится с помощью запросов. Запросы могут не только находить необходимые данные из таблиц, но и производить некоторый анализ данных.

Запрос – это команда на выполнение определенного вида манипулирования данными.

Существует универсальный язык, на котором формулируются запросы во многих СУБД. Он называется SQL – структурированный язык запросов. Проще формировать команду запроса с помощью конструктора запросов. Чтобы сделать запрос в базе данных нужно в открытом окне выполнить следующие действия: Запросы — выбрать способ создания запроса, (например, с помощью мастера) — выбираются поля запроса — записывается имя запроса — готово. Отчеты обеспечивают вывод на экран или бумажный носитель информации из базы данных в наиболее удобном для восприятия и работы виде. Они могут содержать данные из одной или нескольких таблиц либо запросов и быть как одностраничными, так и многостраничными. Записи, отображаемые в отчете можно отсортировать по одному или нескольким полям. Для создания отчета нужно проделать те же действия, что и для запроса, выбрав вкладку Отчеты.

Практическая работа № 3

Тема: Работа с СУБД. Создание запросов и отчетов.

Цель работы:

Освоение приемов по созданию запросов и отчетов в базе данных

Постановка задачи:

Войти в программу ACCESS

Открыть свой файл с именем: база_№ варианта

Выполнить запрос по категориям

Выполнить отчет по категориям

Сохранить полученные результаты

Закрыть программу

Приборы и материалы:

Исходные данные

ПК.

Контрольные вопросы:

Что такое запрос?

Как сделать запрос в данной программе?

Чем нужно воспользоваться, чтобы сделать отчет?

Какие виды отчетов предлагает сделать данная программа?

Порядок выполнения работы:

Получить задание

Выполнить задание

Получить результаты. Полученные результаты оформить в отчете

Ответить на контрольные вопросы

Сделать выводы

СПИСОК ИСПОЛЬЗУЕМЫХ ИСТОЧНИКОВ

О.В. Ефимова, М.В. Моисеева, Ю.А. Шифрин, Практикум по компьютерной технологии. Упражнения, примеры и задачи, М., ABF, 2005г.

И.Г. Семакин, Е.К. Хеннер, Информатика. 11 класс – М., БИНОМ, 2006 г.

Т.В. Тимошок, Microsoft Access 2002, — М, Вильямс, 2004г.

Современные тенденции в развитии интернет-технологий.

Почему возникла необходимость вводить изучение интернет-технологий в курсе информатики средней школы? Специальность вебмастера со временем теряет ореол таинственности, а технология сайтостроения выходит из стен лабораторий на просторы промышленного освоения. Верный признак этого — растущие инвестиции в Интернет-проекты и осознание того, что Веб-сайты пригодны не только для распространения on-line развлечений, но и для серьезной образовательной, научной и легальной коммерческой деятельности. А раз так, то и подход к изучению интернет-технологий должен быть серьезным.

Для начала необходимо разобраться, в каком направлении движутся Интернет-технологии и разобраться в той кухне, которую используют сегодня разработчики. Выделим несколько интересующих нас современных тенденций:

— в вебтехнологиях: какие грядут архитектурные подходы, программное обеспечение, специальная аппаратура, серверы и т.д. Описание (декларативный подход) вебсайтов против их программирования (объектно-ориентированный подход), как сделать из сайта — рекламного буклета нормальный вебсайт с внешней Интернет -, партнерской экстранет — и внутренней интранет — частью;

— экономике сайтостроительства: анализ рынков (кто, где и сколько платит за WEB development) и связанный с анализом рынков обзор инвестиционных перспектив отрасли;

— маркетинге вебдизайна и вебпрограмминга: какие аргументы и бизнес-модели используют лидеры отрасли, чтобы организовать поток заказов; — контент (содержание) — происхождение и потребление;

— людских ресурсах отрасли: откуда в отрасль приходят специалисты, куда они из отрасли уходят (если уходят), какие еще в отрасли есть профессии, кроме вебмастер, и кто учит профессионалов, и сколько времени нужно учиться), сколько платят в отрасли разным специалистам и т.д.;

— социальных аспектах: от проблем приватности до проблем соблюдения смежных прав (копирайта) на визуальный дизайн.

Технологии.

Вебсайты это любые программные комплексы, имеющие Интернет-интерфейс. В полном соответствии с названием: web site — место в паутине. Все труднее сообразить, какие программные комплексы не имеют (или в ближайшие годы не будут иметь) этот самый Интернет-интерфейс. Поэтому программы становятся вебсайтами, а сайтостроительство и собственно прикладное программирование становятся неразличимыми. Вебдизайнеры, наконец, займут свое законное место иллюстраторов программистской работы — как книжные художники заняли свое место иллюстраторов работы писательской. Гипертекстовых страниц — файлов уж практически нет (если и есть, то только для заводящих домашние странички любителей). На сегодняшний день наблюдается многоуровневый синтез вебстраниц.

— Первый уровень: сбор необходимой для страницы информации внутри многочисленных информационных систем организации (например, вытаскивание на страницу вебмагазина только тех товарных позиций, которые есть на складе, а также имеющихся цен на товары и необходимых фотографий из базы данных, ведущийся отделом маркетинга).

— Второй уровень — раскладка этой информации внутри шаблонов, фиксирующих текущий дизайн сайта.

— Третий уровень — браузер вытягивает из того же вебсайта картинки (в том числе flash — анимационные).

— Четвертый уровень — браузер вытягивает из других вебсайтов недостающие части страницы (например, банеры, счетчики, курсы валют). Собственно, если программы становятся вебсайтами, то все инструменты программирования становятся инструментами вебстроительства. Это вызов современному программированию, потому, что у этой отрасли по-прежнему нет ответа на вопрос о том, как многим желающим непрофессионалам построить свой сайт быстро и безошибочно писать сложные многопользовательские и многозадачные приложения с графическими интерфейсами. Наверняка, история повторится, и кончится все гипертекст-ориентриованным программированием. Но в этой истории будут написаны и новые главы. Так, например, мультимедиа и распознавание образов добавляют видео и голосовой интерфейсы, теперь вебсайтам необязательно иметь

Экономика.

Мир утягивается в сеть, причудливо отражаясь миллионами (очень скоро — миллиардами) вебсайтов, и не только отражаясь, но и прирастая ими. Более того, в Сеть не хуже утягиваются и выдуманные миры. Поэтому не хочется приводить отдельные цифры для рынка сайтостроительства: они удовлетворят самых требовательных инвесторов. Да. В сайтостроительство можно вкладываться, только вложения эти не обязательно будут в студии вебдизайна. С одной стороны, программное обеспечение для создания и аппаратура для поддержки сайтов дешевеет на изумленных глазах. С другой стороны, каждый вебсайт становится дешевле, но число сайтов увеличивается стремительней. В эту сайтостроительную лихорадку втягивается все больше и больше людей — и вот уже нельзя отличить сайтостроителя от простого сотрудника. Все больше и больше разработкой вебсайтов будут заниматься просто сотрудники фирмы, получающие за это зарплату. Кроме того, следует отметить, что стоимость годового сопровождения вебсайта и стоимость его начальной разработки примерно равны. А это еще больший кусок рынка. В общем, деньги в отрасли будут.

Маркетинг.

Маркетинг в отрасли продолжает развиваться бурными темпами. Все чаще и чаще на рынке услуги производства и «раскрутки» вебсайта объединяются. Если вы знаете, что вы построили, то и прорекламировать это будет легче. Эти высказывания относятся и к Интернет и к экстранет сайтам, только называется внутренняя реклама внедрением. Сам маркетинг, как гибкая дисциплина, уже начал свою перестройку, и в случае Интернет-ресурсов мы чаще слышим об управлении отношениями при помощи вебсайта, об опосредованных вебсайтом человеческих коммуникациях.

Контент.

Читатели (покупатели, участники, партнеры, посетители, зрители и т.д.) вебсайта вовсе не ожидают получить на вебсайте контент. Если вебсайт — это программа, то они ожидают, что вебсайт выполнит для них ту или иную функцию (услугу): развеет тоску, ответит на вопрос или обработает их данные. Понятно, что на все случаи жизни информации в памяти не напасешься. Представить себе сайт, который тиражировал бы плоды умственной деятельности гениальных в обыденной жизни людей практически невозможно, прежде всего, из экономических соображений. Вебсайты, фильтрующие письма посетителей, провоцирующие авторов на выступления, обойдутся гораздо дешевле, чем вебсайты, публикующие только специально заказанные статьи. Чтобы обеспечивать коммуникационную роль, вебсайту нужны уже не столько редакторы, сколько модераторы (ведущие). Это значит, что литературная компетентность околосайтовых людей будет падать, а коммуникационная (умение общаться с людьми) растет. В процесс сайтостроительства начинает включаться новая составляющая weteare (человеческое обеспечение). Нет людей — нет контента.

Люди.

Вебсайт — это маленькая модель мира. Если раньше кирпичики мира творили авторы, а обжигал эти кирпичики и укладывал их в кадку вебсайта один человек — вебмастер, то сейчас промышленный подход к миростроению привел к тому, что вебдизайнер задает стиль, бригада программистов функциональность, системный администратор и бизнес-консультант — общую концепцию, директор по маркетингу — блок партнерских ссылок. Менеджер обеспечивает общую организацию работы. Вероятнее всего, такая структура коллектива в будущем претерпит сильные изменения. Вебсайты будут готовить при помощи программного обеспечения, которое под давлением рынка предоставят программисты. При этом одни программы будут проверять грамматические ошибки, другие проследят за наличием корпоративного художественного стиля, третьи проверят, нет ли утечки коммерческих тайн. Неизменно важным при этом остается только контент (содержание) сайта. Для строительства вебсайтов в ближайшем будущем нужны будут обычные сотрудники обычных фирм, а сайтостроительную работу этих сотрудников помогут объединить программисты. А приходящие раз в год дизайнеры будут им делать красиво.

Список литературы

Для подготовки данной работы были использованы материалы с сайта http://infoschool.narod.ru

Вы знаете, что программное обеспечение компьютеров делится на три вида:

системное;

прикладное и

инструментальное.

До сих пор мы говорили о программах, решавших какие-либо конкретные задачи — прикладных. Среди множества прикладных программ — общего назначения и специализированных — мы выбираем те, что помогут выполнить нужную нам работу. Но есть программа, без которой компьютер вообще не сможет работать. Это центральная часть системного ПО — операционная система (ОС).

В задачи операционной системы входит:

управление работой устройств компьютера;

работа с файлами;

управление программами (запуск, выделение памяти и других ресурсов и т. п.);

взаимодействие с пользователем.

Операционная система начинает свою работу сразу после включения компьютера. Поэтому, в отличие от других программ, как минимум часть ее должна храниться в постоянной памяти43. После проверки исправности оперативной памяти и других узлов с диска загружаются основные модули ОС. И все время пока компьютер работает, некоторая часть операционной системы (ее называют резидентной44) находится в оперативной памяти. Другие же ее части подгружаются по мере надобности.

В состав современного компьютера могут входить самые разнообразные внешние устройства. Каждое из них имеет свой набор команд — «разговаривает на своем языке». Чтобы можно было использовать любое из существующих устройств, прибегают к помощи «переводчиков». Такая программа, управляющая конкретным устройством, называется драйвером45.

Рабочий экран программы-оболочки для MS-DOS «Volkov Commander»

Удобство работы с операционной системой зависит, в первую очередь, от интерфейса, предоставляемого командным процессором. Одни системы управляются с помощью командной строки46 (каждая команда набирается «по буквам» на клавиатуре), в других — более современных — используется графический интерфейс47. Его преимущество — в гораздо большей наглядности и простоте освоения. Пользователю нет нужды запоминать написание множества различных команд. Поэтому и для ОС, изначально управляемых из командной строки, созданы программы-«оболочки» с графическим интерфейсом48.

Операционные системы позволяют пользователю выполнять различные операции с файлами:

сохранять данные на диске и загружать их с диска в оперативную память;

просматривать каталоги файлов;

перемещать файлы из одного каталога в другой;

копировать файлы с одного устройства на другое;

переименовывать и уничтожать файлы.

Для того чтобы можно было использовать магнитный диск, его предварительно нужно отформатировать — нанести особую магнитную разметку. Это тоже выполняет операционная система.

В состав ОС обычно входит некоторый набор вспомогательных программ — утилит49. Они предназначены для обслуживания дисков, проверки компьютера, настройки тех или иных параметров и т. п.

В зависимости от того, сколько пользователей и сколько программ может одновременно работать на компьютере, операционные системы делятся на однопользовательские и многопользовательские, однозадачные и многозадачные. Примером однопользовательской однозадачной ОС является MS-DOS50, однопользовательской многозадачной — Mac OS51, OS/252 и MS Windows ME, многопользовательской многозадачной — UNIX53.

Примечания

В PC-совместимых компьютерах этот модуль ОС носит название базовой системы ввода-вывода (Basic Input-Output System — BIOS).

Residens (лат.) — сидящий, находящийся где-либо.

Driver (англ.) — шофер, машинист, погонщик и т. п.

Интерфейс командной строки используется в MS-DOS и UNIX, командная строка может использоваться в Windows.

Идея графического интерфейса родилась в PARC (Palo-Alto Research Center) Xerox, затем была реализована Apple в Mac OS, а несколько позже Microsoft в Windows.

Многие пользователи даже не задумываются, что голубые панели Norton Commander — не часть MS-DOS, а вспомогательная программа, написанная совсем другой фирмой.

Utility (англ.) — полезная вещь.

Microsoft Disk Operating System. Для PC-совместимых компьютеров. Практически вытеснена Windows-95/98/ME.

Macintosh Operating System.

Operating System 2nd generation. Операционная система фирмы IBM для PC-совместимых компьютеров.

Операционная система используемая для рабочих станций и серверов. Версии UNIX существуют практически для всех компьютеров. UNIX-компьютеры составляют основу сети Интернет. Все большую популярность приобретает Linux, также относящаяся к семейству UNIX-подобных ОС. Последняя версия Mac OS — Mac OS X — также основана на UNIX.

Создание библиотек подпрограмм в Turbo Pascal

Стандартный язык Pascal не располагает средствами разработки и поддержки библиотек программиста (в отличие, скажем, от языка Fortran и других языков программирования высокого уровня), которые компилируются отдельно и в дальнейшем могут быть использованы как самим разработчиком, так и другими. Если программист имеет достаточно большие наработки, и те или иные подпрограммы могут быть использованы при написании новых приложений, то приходится эти подпрограммы целиком включать в новый текст.

В Turbo Pascal это ограничение преодолевается за счет, во-первых, введения внешних процедур, во-вторых, разработки и использования модулей. В настоящей публикации на примерах рассмотрим работу с теми и другими программными единицами.

Начнем с внешних подпрограмм.

Такой механизм предусматривает, что исходный текст каждой процедуры или функции хранится в отдельном файле и при необходимости с помощью специальной директивы компилятора включается в текст создаваемой программы.

Покажем это на примере задач целочисленной арифметики, где аргументы, результаты и промежуточные величины являются целыми (Integer, Word, LongInt и т.д.). Вот несколько таких задач.

1. Дано натуральное число n. Найти сумму первой и последней цифры этого числа.

2. Дано натуральное число n. Переставить местами первую и последнюю цифры этого числа.

3. Дано натуральное число n. Дописать к нему цифру k в конец и в начало (если это возможно, т.е. результат не выйдет за диапазон допустимых значений), или сообщить о невозможности выполнения операции.

4. Найти наибольшую цифру в записи данного натурального числа.

5. Дано натуральное число n. Переставить его цифры так, чтобы образовалось максимальное число, записанное теми же цифрами.

При решении каждой из этих задач может быть использована функция, возвращающая количество цифр в записи натурального числа.

Вот возможный вариант такой функции:

Function Digits(N : LongInt) : Byte;

Var Kol : Byte;

Begin

    Kol := 0;

    While N 0 Do Begin Kol := Kol + 1; N := N Div 10 End;

    Digits := Kol

End;

Сохраним этот текст в файле с расширением .inc (это расширение внешних подпрограмм в Turbo Pascal), например, digits.inc.

Еще необходима функция возведения натурального числа в натуральную степень.

Function Power(A, N : LongInt) : LongInt; {файл power.inc}

Var I, St : LongInt;

Begin

    St := 1;

    For I := 1 To N Do St := St * A;

    Power := St

End;

Попробуем использовать функции при решении задачи номер один.

Program Example1;

Var N, S : LongInt;

{$I digits.inc} {подключаем внешнюю функцию digits.inc, возвращающую количество цифр в записи числа}

{$I power.inc} {внешняя функция, выполняющая возведение числа A в степень N}

Begin

    Write(‘Введите натуральное число: ‘);

    ReadLn(N);

{для определения последней цифры числа N берем остаток от деления этого числа на 10, а для определения первой делим N на 10 в степени на единицу меньшую, чем количество  цифр в записи числа (нумерация разрядов начинается с 0)}

    S := N Mod 10 + N Div Power(10, Digits(N) — 1);

    WriteLn(‘Искомая сумма: ‘, S)

End.

Внешние процедуры создаются и внедряются в использующие их программы аналогично функциям, и мы не будем подробно на этом останавливаться.

Далее речь пойдет о модулях: их структуре, разработке, компиляции и использовании.

Модуль — это набор ресурсов (функций, процедур, констант, переменных, типов и т.д.), разрабатываемых и хранимых независимо от использующих их программ. В отличие от внешних подпрограмм модуль может содержать достаточно большой набор процедур и функций, а также других ресурсов для разработки программ. Обычно каждый модуль содержит логически связанные между собой программные ресурсы.

В основе идеи модульности лежат принципы структурного программирования. Существуют стандартные модули Turbo Pascal, которые обычно описываются в литературе по данному языку.

Модуль имеет следующую структуру:

Unit ; {заголовок модуля}

Interface

    {интерфейсная часть}

Implementation

    {раздел реализации}

Begin

    {раздел инициализации модуля}

End.

После служебного слова Unit записывается имя модуля, которое (для удобства дальнейших действий) должно совпадать с именем файла, содержащего данный модуль. Поэтому (как принято в MS DOS) имя не должно содержать более 8 символов.

В разделе Interface объявляются все ресурсы, которые будут в дальнейшем доступны программисту при подключении модуля. Для подпрограмм здесь указывается лишь полный заголовок.

В разделе Implementation реализуются все подпрограммы, которые были ранее объявлены. Кроме того, здесь могут содержаться свои константы, переменные, типы, подпрограммы и т.д., которые носят вспомогательный характер и используются для написания основных подпрограмм. В отличие от ресурсов, объявленных в разделе Interface, все, что дополнительно объявляется в Implementation, уже не будет доступно при подключении модуля. При написании основных подпрограмм достаточно указать их имя (т.е. не нужно полностью переписывать весь заголовок), а затем записать тело подпрограммы.

Наконец, раздел инициализации (который часто отсутствует) содержит операторы, которые должны быть выполнены сразу же после запуска программы, использующей модуль.

Приведем пример разработки и использования модуля. Поскольку рассмотренная ниже задача достаточно элементарна, ограничимся листингом программы с подробными комментариями.

Задача. Реализовать в виде модуля набор подпрограмм для выполнения следующих операций над обыкновенными дробями вида P/Q (P — целое, Q — натуральное): 1) сложение; 2) вычитание; 3) умножение; 4) деление; 5) сокращение дроби; 6) возведение дроби в степень N (N — натуральное); 7) функции, реализующие операции отношения (равно, не равно, больше или равно, меньше или равно, больше, меньше).

Дробь представить следующим типом:

      Type Frac = Record

        P : Integer;

        Q : 1.. High(LongInt)

       End;

Используя этот модуль, решить задачи:

1. Дан массив A — массив обыкновенных дробей. Найти сумму всех дробей, ответ представить в виде несократимой дроби. Вычислить среднее арифметическое всех дробей, ответ представить в виде несократимой дроби.

2. Дан массив A — массив обыкновенных дробей. Отсортировать его в порядке возрастания.

Unit Droby;

Interface

      Type

      Natur = 1..High(LongInt);

      Frac = Record

        P : LongInt; {Числитель дроби}

        Q : Natur {Знаменатель дроби}

       End;

Procedure Sokr(Var A : Frac);

Procedure Summa(A, B : Frac; Var C : Frac);

Procedure Raznost(A, B : Frac; Var C : Frac);

Procedure Proizvedenie(A, B : Frac; Var C : Frac);

Procedure Chastnoe(A, B : Frac; Var C : Frac);

Procedure Stepen(A : Frac; N : Natur; Var C : Frac);

Function Menshe(A, B : Frac) : Boolean;

Function Bolshe(A, B : Frac) : Boolean;

Function Ravno(A, B : Frac) : Boolean;

Function MensheRavno(A, B : Frac) : Boolean;

Function BolsheRavno(A, B : Frac) : Boolean;

Function NeRavno(A, B : Frac) : Boolean;

{Раздел реализации модуля}

Implementation

{Наибольший общий делитель двух чисел — вспомогательная функция, ранее не объявленная}

Function NodEvklid(A, B : Natur) : Natur;

Begin

  While A B Do

    If A > B Then

       If A Mod B 0 Then A := A Mod B Else A := B

      Else

       If B Mod A 0 Then B := B Mod A Else B := A;

    NodEvklid := A

End;

Procedure Sokr; {Сокращение дроби}

Var M, N : Natur;

Begin

   If A.P 0 Then

   Begin

 If A.P < 0 Then M := Abs(A.P)

     Else M := A.P; {Совмещение типов, т.к. A.P — LongInt}

 N := NodEvklid(M, A.Q);  A.P := A.P Div N; A.Q := A.Q Div N

   End

End;

Procedure Summa; {Сумма дробей}

Begin

   {Знаменатель дроби}  C.Q := (A.Q * B.Q) Div NodEvklid(A.Q, B.Q);

   {Числитель дроби}      C.P := A.P * C.Q Div A.Q + B.P * C.Q Div B.Q;

   Sokr(C)

End;

Procedure Raznost; {Разность дробей}

Begin

   {Знаменатель дроби} C.Q := (A.Q * B.Q) Div NodEvklid(A.Q, B.Q);

   {Числитель дроби}     C.P := A.P * C.Q Div A.Q — B.P * C.Q Div B.Q;

   Sokr(C)

End;

Procedure Proizvedenie;

Begin

   {Знаменатель дроби} C.Q := A.Q * B.Q;

   {Числитель дроби} C.P := A.P * B.P;

   Sokr(C)

End;

Procedure Chastnoe;

Begin

   {Знаменатель дроби}  C.Q := A.Q * B.P;

   {Числитель дроби}      C.P := A.P * B.Q;

   Sokr(C)

End;

Procedure Stepen; {Степень}

Var I : Natur;

Begin

    C.Q := 1; C.P := 1; Sokr(A);

    For I := 1 To N Do Proizvedenie(A, C, C)

End;

Function Menshe;

Begin Menshe := A.P * B.Q

Function Bolshe;

Begin  Bolshe := A.P * B.Q > A.Q * B.P End;

Function Ravno;

Begin Ravno := A.P * B.Q = A.Q * B.P End;

Function BolsheRavno;

Begin BolsheRavno := Bolshe(A, B) Or Ravno(A, B) End;

Function MensheRavno;

Begin MensheRavno := Menshe(A, B) Or Ravno(A, B) End;

Function NeRavno;

Begin  NeRavno := Not Ravno(A, B) End;

{Раздел инициализации модуля}

Begin

End.

Дадим некоторые рекомендации по разработке модулей:

1) спроектировать модуль, т.е. выделить основные и вспомогательные подпрограммы, другие ресурсы;

2) каждую подпрограмму целесообразно отладить отдельно, после чего «вклеить» в текст модуля.

Сохраним текст разработанной программы в файле DROBY.PAS и откомпилируем наш модуль. Для этого можно воспользоваться внешним компилятором, поставляемым вместе с Turbo Pascal. Команда будет выглядеть так: TPC DROBY.PAS. Если в тексте нет синтаксических ошибок, получим файл DROBY.TPU, иначе будет соответствующее сообщение с указанием строки, содержащей ошибку. Другой способ компиляции модуля — в среде программирования Turbo Pascal выбрать в пункте меню Run подпункты Make или Build (при этом должна быть включена компиляция на диск).

Теперь можно подключить модуль к программе, где планируется его использование.

Для примера решим задачу суммирования массива дробей.

Program Sum;

Uses Droby;

Var A : Array[1..100] Of Frac;

    I, N : Integer;

    S : Frac;

Begin

    Write(‘Введите количество элементов массива: ‘);

    ReadLn(N);

    S.P := 0; S.Q := 1; {Первоначально сумма равна нулю}

    For I := 1 To N Do {Вводим и суммируем дроби}

    Begin

 Write(‘Введите числитель ‘, I, ‘-й дроби: ‘); ReadLn(A[I].P);

 Write(‘Введите знаменатель ‘, I, ‘-й дроби: ‘); ReadLn(A[I].Q);

 Summa(A[I], S, S);

    End;

    WriteLn(‘Ответ: ‘, S.P, ‘/’, S.Q)

End.

Вторую задачу предлагаем решить читателю самостоятельно.

Как видно из примера, для подключения модуля используется служебное слово USES, после чего указывается имя модуля и происходит это сразу же после заголовка программы. Если необходимо подключить несколько модулей, они перечисляются через запятую.

При использовании ресурсов модуля совсем не нужно знать, как работают его подпрограммы. Достаточно обладать информацией, как выглядят их заголовки и какое действие эти подпрограммы выполняют. По такому принципу осуществляется работа со всеми стандартными модулями. Поэтому, если программист разрабатывает модули не только для личного пользования, ему необходимо сделать полное описание всех доступных при подключении ресурсов. В таком случае возможна полноценная работа с таким продуктом.

Ещё несколько слов о видимости объектов модуля. Если в программе, использующей модуль, имеются идентификаторы, совпадающие с точностью до символа с идентификаторами модуля, то они «перекрывают» соответствующие ресурсы модуля. Тем не менее, даже в такой ситуации доступ к этим ресурсам модуля может быть получен таким образом: ..

В заключение приведем набор заданий, позволяющих получить определенные навыки в разработке модулей.

I. Реализовать в виде модуля набор подпрограмм для выполнения следующих операций над комплексными числами: 1) сложение; 2) вычитание; 3) умножение; 4) деление; 5) вычисление модуля комплексного числа; 6) возведение комплексного числа в степень n (n — натуральное).

Комплексное число представить следующим типом:

      Type Complex = Record

                     R, M : Real; {действительная и мнимая часть числа}

  End;

Используя этот модуль, решить задачи:

1. Дан массив A — массив комплексных чисел. Получить массив C, элементами которого будут модули сумм рядом стоящих комплексных чисел.

2. Дан массив A[M] — массив комплексных чисел. Получить матрицу B[N, M], каждая строка которой получается возведением в степень, равную номеру этой строки, соответствующих элементов данного массива A.

II. Реализовать в виде модуля набор подпрограмм для выполнения следующих операций с квадратными матрицами: 1) сложение двух матриц; 2) умножение одной матрицы на другую; 3) нахождение транспонированной матрицы; 4) вычисление определителя матрицы.

Матрицу описать следующим образом:

      Const NMax = 10;

      Type Matrica = Array [1..NMax, 1..Nmax] Of Real;

Используя этот модуль, решить следующие задачи:

1. Решить систему линейных уравнений N-го порядка (2

Архитектура и производительность серверных ЦП

Сегодня центральные процессоры (ЦП) — неотъемлемая часть современной компьютерной техники, но так было не всегда. Первые «серверы» в современном понимании (мэйнфреймы) не имели ЦП как таковых. Вычислительные функции в них выполняли неспециализированные наборы системной логики (стандартные микросхемы и прочие полупроводниковые компоненты). Однако по мере развития компьютерных технологий появилась возможность создавать все более сложные микросхемы, в том числе специализированные — процессоры.

Когда появились первые персональные компьютеры и начали быстро расти их продажи (в 1970-1980-х годах), рынок серверного оборудования серьезно изменился: наметились тенденции взаимопроникновения технологий и архитектур из сегмента серверной техники в сегмент персональных компьютеров, и наоборот. Не стали исключением и ЦП: некоторые серверные модели после незначительной модернизации стали использоваться в персональных компьютерах, а ЦП, изначально разработанные для массового рынка, проникали на рынок серверов и суперкомпьютеров. Наиболее очевидная причина этого — экономический фактор: параллельная разработка двух или более процессорных архитектур может оказаться непосильной даже для довольно крупной компании, а конечная стоимость обоих решений будет значительной, что неминуемо ухудшит конкурентные возможности конечной продукции на рынке. Хотя процессорные архитектуры, ориентированные исключительно на серверы и суперкомпьютеры, до сих пор существуют, более распространены «универсальные» процессорные ядра, пригодные как для массового, так и для серверного рынка.

Общая архитектура ЦП

Функциональные устройства ЦП

Любой ЦП независимо от его предназначения располагает рядом функциональных устройств (ФУ): блоками целочисленных вычислений (Integer Execution Unit, E-box, арифметико-логическое устройство), обработки адресов (Address Translation Unit, A-box), контроллером системной шины (System Bus Controller, B-box), декодером команд (Instruction Decoding Unit, I-box). Для проведения вычислений и хранения промежуточных результатов используется так называемый файл регистров (их может быть несколько), состоящий из фиксированного количества записей определенной длины (регистров). Практически во всех современных ЦП реализованы и средства предсказания направления условных переходов. С начала 1990-х гг. общепринятой стала практика внедрения в ядро ЦП блока вещественных вычислений (Floating-Point Unit, F-box). Если дизайн определенной аппаратной платформы предполагал использование кэш-памяти с прямым доступом, то в ЦП вводился блок взаимодействия с кэш-памятью (Cache Memory Interface Unit, C-box). В современных ЦП нередко также реализованы контроллеры памяти, периферийных шин и т. д.

Набор команд ЦП

В зависимости от представления команд процессоры принято делить на RISC (Reduced Instruction Set Computing, вычисления при помощи ограниченного набора команд) и CISC (Complex Instruction Set Computing, вычисления при помощи расширенного набора команд). В настоящее время «чистокровных» представителей того или иного семейства встретить все труднее — у большинства ЦП есть черты обеих архитектур.

Архитектура RISC появилась как попытка избавиться от недостатков, присущих CISC-процессорам. В 1970-х гг. были проведены исследования, которые показали, что около 20% всех команд CISC-процессора занимают при выполнении около 80% всего процессорного времени, а остальные 80% команд — оставшиеся 20%, т. с. налицо явный дисбаланс — некоторые команды остаются практически невостребованными. В то же время каждая дополнительная команда в наборе увеличивает стоимость ЦП, поскольку для ее выполнения в процессоре должны быть соответствующие исполнительные блоки. Возникла идея свести набор команд к минимуму, зафиксировать их длину для удобства декодирования, а непосредственный доступ к памяти (загрузку данных в регистры ЦП из памяти и копирование из регистров в память) разрешить лишь некоторым из них. Это позволило получить компактное ядро ЦП, способное работать на более высоких частотах при неизменных проектных нормах.

Естественно, что и у RISC, и у CISC есть свои достоинства. RISC обеспечивает эффективную суперскалярность (параллельность) вычислений функциональными устройствами ЦП и большее количество выполненных команд в расчете на один такт ЦП. CISC предполагает более эффективную работу ЦП при небольшом числе функциональных устройств и наличии не более чем одного конвейера в расчете на функциональное устройство (при увеличении количества конвейеров прирост производительности оказывается небольшим из-за ограничений, налагаемых декодером команд).

ЦП архитектуры х86: CISC или RISC?

Процессоры архитектуры х86 изначально имели CISC-архитектуру, но со временем стали приобретать свойства RISC. Ядра этих ЦП претерпели кардинальные изменения: они стали проектироваться во многом по принципам RISC, но в то же время для сохранения совместимости с существующим программным обеспечением снаружи в ЦП все так же поступали обычные команды CISC. Для того чтобы такая модель ЦП оказалась работоспособной, требуется обязательное внутреннее преобразование CISC-команд в одну или несколько RISC-команд, непосредственно выполняющихся ядром ЦП.

Такой подход помог улучшить суперскалярность вычислений (когда команды разного рода одновременно обрабатываются на разных конвейерах ФУ) и облегчить их конвейеризацию в целом, но не избавил архитектуру от всех недостатков, главный из которых — неудобство параллельного декодирования команд CISC, имеющих разную длину: невозможно определить начало следующей команды до завершения декодирования предыдущей.

Первым из ЦП архитектуры х86, спроектированным с RISC-ядром, стал уже забытый Nx586 компании NexGen, представленный в марте 1994 г. В ноябре 1995 г. появился Pentium Pro компании Intel, а в марте 1996-го — AMD К5, построенный на базе модернизированной фирменной архитектуры 29К.

CISC-процессоры архитектуры х86 еще некоторое время выпускались, преимущественно Intel (Pentium и Pentium MMX) и Cyrix (6×86 и 6х86МХ/6х86МП), но дни их были сочтены. В последующие годы архитектура Intel P6, в основу которой лег вышеупомянутый Pentium Pro, продолжала экстенсивно развиваться, а позже ее сменила архитектура NetBurst.

В апреле 1997 г. AMD выпустила Кб, основанный на RISC-ядре Nx686 (NexGen была поглощена AMD в начале 1996 г.), и развивала этот модельный ряд до 2000 г., невзирая на отставание в производительности от архитектуры Intel P6. В апреле 1999 г. AMD представила новый ЦП К7, получивший официальное название Athlon, и успешно продолжает развивать его архитектуру и по сей день — ядро К8 (Athlon 64, Athlon 64 FX, Opteron) представляет собой эволюционное развитие ядра К7. Подводя итоги вышесказанному, можно сделать вывод, что ЦП архитектуры х86 перестали быть CISC, но и RISC в полном понимании не стали (подобный переход не обеспечит сохранения обратной совместимости с существующим программным обеспечением), поэтому их можно классифицировать как псевдо-RISC.

Концепция VLIW

Интересная разновидность подхода RISC — концепция VLIW (Very Long Instruction Word), известная также как EPIC (Explicitly Parallel Instruction Computing, вычисления с явной параллельностью). Ее суть — эффективное распределение нагрузки методом «примитивный ЦП — умный компилятор»: ЦП располагает большим количеством конвейеров функциональных устройств, работающих параллельно, а всю работу по формированию эффективного потока команд выполняет компилятор. Соответственно, алгоритмы и блоки внеочередного выполнения (out-of-order execution) не используются совсем. Декодер ЦП производит выборку из потока «связок» команд, а планировщик направляет их в очереди на нужные функциональные устройства.

Наиболее известные представители этого подхода — процессоры Crusoe и Transmeta Efficeon, а также Intel Itanium и Itanium 2.

Кэш-память в ЦП

Статическая и динамическая память

В каждом современном ЦП предусмотрено некоторое количество статической памяти, работающей на частоте ядра. Именно статической, поскольку использование динамической памяти в этих целях представляется крайне нерациональным.

Одна ячейка статической памяти состоит из шести транзисторов и двух резисторов (для техпроцессов с проектными нормами до 0,5 мкм могли быть использованы только четыре транзистора на одну ячейку, с дополнительным слоем поликремния и с более жесткими ограничениями по максимальной тактовой частоте), в то время как аналогичная структура динамической памяти состоит из одного транзистора и одного конденсатора. Быстродействие статической памяти намного выше (емкость, используемая в динамической памяти, имеет определенную скорость зарядки до требуемого уровня, определяющую «частотный потолок»), но из-за большего количества составляющих элементов она существенно дороже в производстве и отличается более высоким энергопотреблением. Битовое значение ячейки статической памяти характеризуется состоянием затворов транзисторов, а динамической — уровнем заряда конденсатора. Так как конденсаторы имеют свойство с течением времени разряжаться, то для поддержания их состояния требуется регулярная перезарядка (для современных микросхем динамической памяти — приблизительно 15 раз в секунду). Кроме того, при операции чтения из ячейки динамической памяти конденсатор разряжается, т. е. ячейка утрачивает свой первоначальный заряд, а следовательно должна быть перезаряжена.

Очевидно, что статическая память используется там, где требуется максимальное быстродействие (регистры ЦП, кэш-память, локальная память сигнального процессора), а динамическая — там, где приоритетом является объем, а не скорость чтения-записи (оперативная память, буферы периферийных устройств).

Причины внедрения кэш-памяти

Явная необходимость в кэш-памяти при проектировании массовых ЦП проявилась в начале 1990-х гг., когда тактовые частоты ЦП значительно превысили частоты системных шин, и, в частности, шины памяти. В настоящее время частоты серверных ЦП достигают почти 4 ГГц, а оперативной памяти, массово применяемой в серверах, — только 400 МГц (200 МГц с удвоением благодаря передаче по обоим фронтам сигнала). В этой ситуации при прямом обращении к памяти функциональные устройства ЦП значительную часть времени простаивают, ожидая доставки данных. В какой-то мере проблемы быстродействия оперативной памяти могут быть решены увеличением разрядности шины памяти, но даже в серверах младшего уровня нередко встречается 8-16 гнезд для модулей памяти, поэтому такое решение усложняет дизайн системной платы. Проложить же 256- или даже 512-бит шину к расположенной внутри кристалла ЦП кэш-памяти сравнительно несложно. Таким образом, эффективной альтернативы кэш-памяти в современных высокопроизводительных системах не существует.

Иерархическая модель кэш-памяти

Как правило, кэш-память имеет многоуровневую архитектуру. Например, в компьютере с 32 Кбайт внутренней (в ядре ЦП) и 1 Мбайт внешней (в корпусе ЦП или на системной плате) кэш-памяти первая будет считаться кэш-памятью 1-го уровня (L1), а вторая — кэш-памятью 2-го уровня (L2). В современных серверных системах количество уровней кэш-памяти может доходить до четырех, хотя наиболее часто используется двух- или трехуровневая схема.

В некоторых процессорных архитектурах кэш-память 1-го уровня разделена на кэш команд (Irstruction Cache, I-cache) и кэш данных (Data Cache, D-cache), причем необязательно одинаковых размеров. С точки зрения схемотехники проще и дешевле проектировать раздельные I-cache и D-cache: выборку команд проводит 1-bох, а выборку данных — Е-box и F-box, хотя в обоих случаях задействуются А-box и С-box. Все эти блоки велики, и обеспечить им одновременный и быстрый доступ к одному кэшу проблематично. Кроме того, это неизбежно потребовало бы увеличения количества портов доступа, что также усложняет задачу проектирования.

Так как I-cache и D-cache должны обеспечивать очень низкие задержки при доступе (это справедливо для любого кэша L1), приходится жертвовать их объемом — обычно он составляет от 16 до 32 Кбайт. Ведь чем меньше размер кэша, тем легче добиться низких задержек при доступе.

Кэш-память 2-го уровня, как правило, унифицирована, т. е. может содержать как команды, так и данные. Если она встроена в ядро ЦП, то говорят о S-cache (Secondary Cache, вторичный кэш), в противном случае — о B-cache (Backup Cache, резервный кэш). В современных серверных ЦП объем S-cache составляет от одного до нескольких мегабайт, a B-cache — до 64 Мбайт. Если дизайн ЦП предусматривает наличие встроенной кэш-памяти 3-го уровня, то ее именуют T-cache (Ternary Cache, третичный кэш). Как правило, каждый последующий уровень кэш-памяти медленнее, но больше предыдущего по объему. Если в системе присутствует B-cache (как последний уровень модели кэш-памяти), то он может контролироваться как ЦП, так и набором системной логики.

Если в момент выполнения некоторой команды в регистрах не окажется данных для нее, то они будут затребованы из ближайшего уровня кэш-памяти, т. е. из D-cache. В случае их отсутствия в D-Cache запрос направляется в S-cache и т. д. В худшем случае данные будут доставлены непосредственно из памяти. Впрочем, возможен и еще более печальный вариант, когда подсистема управления виртуальной памятью операционной системы (ОС) успевает вытеснить их в файл подкачки на жесткий диск. В случае доставки из оперативной памяти потери времени на получение нужных данных могут составлять от десятков до сотен тактов ЦП, а в случае нахождения данных на жестком диске речь уже может идти о миллионах тактов.

Ассоциативность кэш-памяти

Одна из фундаментальных характеристик кэш-памяти — уровень ассоциативности — отображает ее логическую сегментацию. Дело в том, что последовательный перебор всех строк кэша в поисках необходимых данных потребовал бы десятков тактов и свел бы на нет весь выигрыш от использования встроенной в ЦП памяти. Поэтому ячейки ОЗУ жестко привязываются к строкам кэш-памяти (в каждой строке могут быть данные из фиксированного набора адресов), что значительно сокращает время поиска. С каждой ячейкой ОЗУ может быть связано более одной строки кэш-памяти: например, n-канальная ассоциативность (n-way set associative) обозначает, что информация по некоторому адресу оперативной памяти может храниться в n мест кэш-памяти.

Выбор места может проводиться по различным алгоритмам, среди которых чаще всего используются принципы замещения LRU (Least Recently Used, замещается запись, запрошенная в последний раз наиболее давно) и LFU (Least Frequently Used, запись, наименее часто запрашиваемая), хотя существуют и модификации этих принципов. Например, полностью ассоциативная кэшпамять (fully associative), в которой информация, находящаяся по произвольному адресу в оперативной памяти, может быть размещена в произвольной строке. Другой вариант — прямое отображение (direct mapping), при котором информация, которая находится по произвольному адресу в оперативной памяти, может быть размещена только в одном месте кэш-памяти. Естественно, этот вариант обеспечивает наибольшее быстродействие, так как при проверке наличия информации контроллеру придется «заглянуть» лишь в одну строку кэша, но и наименее эффективен, поскольку при записи контроллер не будет выбирать «оптимальное» место. При одинаковом объеме кэша схема с полной ассоциативностью будет наименее быстрой, но наиболее эффективной.

Полностью ассоциативный кэш встречается на практике, но, как правило, у него очень небольшой объем. Например, в ЦП Cyrix 6×86 использовалось 256 байт такого кэша для команд перед унифицированным 16-или 64-Кбайт кэшем L1. Часто полноассоциативную схему применяют при проектировании TLB (о них будет рассказано ниже), кэшей адресов переходов, буферов чтения-записи и т. д. Как правило, уровни ассоциативности I-cache и D-cache довольно низки (до четырех каналов) — их увеличение нецелесообразно, поскольку приводит к увеличению задержек доступа и в итоге негативно отражается на производительности. В качестве некоторой компенсации увеличивают ассоциативность S-cache (обычно до 16 каналов), так как задержки при доступе к этому кэшу неважны. Например, согласно результатам исследований часто используемых целочисленных задач, у Intel Pentium III 16 Кбайт четырехканального D-cache было достаточно для покрытия около 93% запросов, а 16-Кбайт четырехканального I-cache — 99% запросов.

Размер строки и тега кэш-памяти

Немаловажная характеристика кэш-памяти — размер строки. Как правило, на одну строку полагается одна запись адреса (так называемый тег), которая указывает, какому адресу в оперативной памяти соответствует данная линия. Очевидно, что нумерация отдельных байтов нецелесообразна, поскольку в этом случае объем служебной информации в кэше в несколько раз превысит объем самих данных. Поэтому один тег обычно полагается на одну строку, размер которой обычно 32 или 64 байта (реально существующий максимум 1024 байта), и эквивалентен четырем (иногда восьми) разрядностям системной шины данных. Кроме того, каждая строка кэш-памяти сопровождается некоторой информацией для обеспечения отказоустойчивости: одним или несколькими битами контроля четности (parity) или восемью и более байтами обнаружения и коррекции ошибок (ЕСС, Error Checking and Correcting), хотя в массовых решениях часто не используют ни того, ни другого.

Размер тега кэш-памяти зависит от трех основных факторов: объема кэш-памяти, максимального кэшируемого объема оперативной памяти, а также ассоциативности кэш-памяти. Математически этот размер рассчитывается по формуле

Smg — размер одного тега кэш-памяти, в битах; Smem — максимальный кэшируемый объем оперативной памяти, в байтах; Scache — объем кэш-памяти, в байтах; А — ассоциативность кэш-памяти, в каналах.

Отсюда следует, что для системы с 1-Гбайт оперативной памятью и 1-Мбайт кэш-памятью с двухканальной ассоциативностью потребуется 11 бит для каждого тега. Примечательно, что собственно размер строки кэш-памяти никак не влияет на размер тега, но обратно пропорционально влияет на количество тегов. Следует понимать, что размер строки кэш-памяти не имеет смысла делать меньше разрядности системной шины данных, но многократное увеличение размера приведет к чрезмерному засорению кэш-памяти ненужной информацией и излишней нагрузке на системную шину и шину памяти. Кроме того, максимально кэшируемый объем кэш-памяти не обязан соответствовать максимально возможному устанавливаемому объему оперативной памяти в системе. Если возникнет ситуация, когда оперативной памяти окажется больше, чем может быть кэшировано, то в кэш-памяти будет присутствовать информация только из нижнего сегмента оперативной памяти. Именно такой была ситуация с платформой Socket7/Super7. Наборы микросхем для этой платформы позволяли использовать большие объемы оперативной памяти (от 256 Мбайт до 1 Гбайт), в то время как кэшируемый объем часто был ограничен первыми 64 Мбайт (речь идет о B-cache, находящемся на системной плате) по причине использования дешевых 8-бит микросхем теговой SRAM (2 бита из которых резервировалось под указатели действительности и измененности строки). Это приводило к ощутимому падению производительности.

Какая информация содержится в тегах кэш-памяти? Это информация об адресах, но как можно точно отобразить расположение строки кэш-памяти на всем пространстве кэшируемого объема оперативной памяти, используя столь незначительное количество адресных битов? Это понятие является фундаментальным в понимании принципов функционирования кэш-памяти.

Рассмотрим предыдущий пример, с 11-бит тегами. Учитывая логическое сегментирование благодаря двухканальной ассоциативности, можно рассматривать данную кэш-память как состоящую из двух независимых сегментов по 512 Кбайт каждый. Представим оперативную память как состоящую из «страниц» по 512 Кбайт каждая — их будет соответственно 2048 штук. Далее, log2 (2048) — 11 (основание логарифма равно 2, так как возможны только два логических состояния каждого бита). Это означает, что фактически тег — не номер отдельной строки кэш-памяти, а номер «страницы» памяти, на которую отображается та или иная строка. Другими словами, в пределах «страницы» сохраняется прямое соответствие ее «строк» с соответствующими строками кэш-памяти, т. е. п-я строка кэш-памяти соответствует п-й «строке» данной «страницы» оперативной памяти.

Рассмотрим механизм работы кэш-памяти разных видов ассоциативности. Допустим, имеется абстрактная модель с восемью строками кэш-памяти и 64 эквивалентными строками оперативной памяти. Требуется поместить в кэш строку 9 оперативной памяти (заметим, что все строки нумеруются от нуля и по возрастающей). В модели с прямым отображением эта строка может занять только одно место: 9 mod 8 = 1 (вычисление остатка от деления нацело), т. е. место строки 1. Если взять модель с двухканалыюй ассоциативностью, то эта строка может занять одно из двух мест: 9 mod 4=1, т. е. строку 1 любого канала (сегмента). Полноассоциативная модель предоставляет свободу для размещения, и данная строка может занять место любой из восьми имеющихся. Другими словами, фактически имеется 8 каналов, каждый из которых состоит из 1 строки.

Ни одна из вышеуказанных моделей не позволит, разумеется, поместить в кэш больше строк, чем он физически в состоянии разместить, они лишь предлагают различные варианты, различающиеся балансом эффективности использования кэша и скорости доступа к нему.

Типы подключения кэш-памяти

Количество портов чтения-записи кэш-памяти — показатель того, сколько одновременных операций чтения-записи может быть обработано. Хотя жестких требований и нет, определенное соответствие набору функциональных устройств ЦП должно прослеживаться, так как отсутствие свободного порта во время исполнения команды приведет к вынужденному простою.

Существует два основных способа подключения кэш-памяти к ЦП для чтения: сквозной и побочный (Look-Through и Look-Aside). Суть первого в том, что при необходимости данные сначала запрашиваются у контроллера кэш-памяти самого высокого уровня, который проверяет состояние подключенных тегов и возвращает либо нужную информацию, либо отрицательный ответ, и в этом случае запрос перенаправляется в более низкий уровень иерархии кэш-памяти или в оперативную память. При реализации второго способа чтения запрос одновременно направляется как кэш-контроллеру самого высокого уровня, так и остальным кэш-контроллерам и контроллеру оперативной памяти. Недостаток первого способа очевиден: при отсутствии информации в кэше высокого уровня приходится повторять запрос, и время простоя ЦП увеличивается. Недостаток второго подхода — высокая избыточность операций и, как следствие, «засорение» внутренних шин ЦП и системной шины ненужной информацией. Логично предположить, что если для кэшей L1 оптимальна сквозная схема, то для T-cache или B-cache побочная схема может оказаться более выгодной. Для S-cache выбор неоднозначен.

Различают также локальный и удаленный кэш. Локальным называют кэш, находящийся либо в ядре ЦП, либо на той же кремниевой подложке или в корпусе ЦП, удаленным — размещенный на системной плате. Соответственно локальным кэшем управляет контроллер в ядре ЦП, а удаленным — НМС системной платы. Локальный кэш с точки зрения быстродействия предпочтительнее, так как интерфейс к удаленному кэшу обычно мультиплексируется с системной шиной. С одной стороны, когда другой ЦП захватывает общую системную шину или какой-либо периферийный контроллер обращается к памяти напрямую, удаленный кэш может оказаться временно недоступным. С другой — такой кэш легче использовать в многопроцессорных системах.

Существуют два распространенных способа записи в кэш: сквозной (Write-Through) и обратной (Write-Back) записи. В первом случае информация одновременно сохраняется как в текущий, так и в более низкий уровень иерархии кэш-памяти (или прямо в оперативную память при отсутствии такового). Во втором — данные сохраняются только в текущем уровне кэш-памяти, при этом возникает ситуация, когда информация в кэше и оперативной памяти различается, причем последняя становится устаревшей. Для того чтобы при сбросе кэша информация не была необратимо потеряна, к каждой строке кэша добавляется «грязный» бит (dirty bit, иначе известный как modified). Он нужен для обозначения того, соответствует ли информация в кэше информации в оперативной памяти, и следует ли ее записать в память при сбросе кэша.

Также следует упомянуть способ резервирования записи (write allocation). При записи данных в оперативную память часто возникает ситуация, когда записываемые данные могут скоро понадобиться, и тогда их придется довольно долго подгружать. Резервирование записи позволяет частично решить эту проблему: данные записываются не в оперативную память, а в кэш. Строка кэша, вместо которой записываются данные, полностью выгружается в оперативную память. Так как вновь записанных данных обычно недостаточно для формирования полной строки кэша, из оперативной памяти запрашивается недостающая информация. Когда она получена, новая строка записывается, и тег обновляется. Определенных преимуществ или недостатков такой подход не имеет — иногда это может дать незначительный прирост производительности, но также и привести к засорению кэша ненужной информацией.

TLB как разновидность кэш-памяти

Почти все современные ЦП обладают TLB (Translation Look-aside Buffers, вспомогательные буфера преобразования). Своим существованием они обязаны тому факту, что ЦП в работе используют преимущественно виртуальные адреса оперативной памяти, в то время как контроллеры оперативной и кэш-памяти работают преимущественно с реальными адресами. Для того чтобы не вычислять при каждом обращении к памяти реальный адрес из виртуального, в ЦП присутствуют таблицы соответствия виртуальных адресов страниц памяти реальным. Как правило, их объем невелик (от единиц до сотен записей), но этого вполне достаточно, поскольку часто запрашиваемые данные или команды обычно хорошо локализуются в пределах страницы памяти размером 4 или 8 Кбайт.

Что же происходит, если запрашиваемого реального адреса какой-либо страницы не находится в TLB? A-box ЦП отрабатывает специальный вызов (exception trap), на который ОС должна адекватно отреагировать, т. е. произвести поиск нужной страницы в своих таблицах подсистемы виртуальной памяти. Если в процессе поиска окажется, что указанная страница находится в файле или разделе подкачки, то она должна незамедлительно быть оттуда считана в оперативную память. В итоге А-box ЦП получит реальный адрес нужной страницы памяти и процесс пойдет своим путем.

Стоит также заметить, что единой схемы адресации записей кэш-памяти не существует. Поэтому в зависимости от иерархического расположения и целевого назначения данной структуры кэш памяти, а также идей построения определенного ЦП может использоваться выборочно как реальная, так и виртуальная адресация записей, или даже гибридная схема (реальное тегирование с виртуальной индексацией), что предполагает и соответствующую организацию структуры TLB.

Многопроцессорность

Причины появления многопроцессорных систем

В настоящее время предельная производительность системы определяется мощностью ЦП и подсистемы памяти (контроллера памяти, который может быть встроен как в набор микросхем, так и непосредственно в процессор). Поэтому наиболее эффективное масштабирование по производительности обеспечивают именно многопроцессорные системы. Хотя кластерные решения, объединяющие несколько вычислительных узлов, как правило, при пересчете на один ЦП оказываются дешевле, но из-за накладных расходов на организацию их взаимодействия удельная производительность многопроцессорных машин все же заметно выше. Кроме того, использование многопроцессорных серверов позволяет минимизировать дублирование вспомогательных подсистем вычислительной машины — контроллеров ввода-вывода, дисковых массивов и т. п.

Нельзя не отметить и конструктивные преимущества многопроцессорных серверов: они обеспечивают максимальную удельную производительность при пересчете не только на один ЦП, но и на единицу объема, что в серверных платформах весьма важно.

Благодаря указанным преимуществам многопроцессорные платформы пользуются популярностью практически во всех сегментах серверного рынка. Двух- и четырехпроцессорные серверы младшего и среднего уровня имеют хорошее соотношение цена/производительность, и с точки зрения организации охлаждения они ненамного сложнее однопроцессорных. Решения с восемью и более процессорами имеют более сложную архитектуру, но и позволяют добиться максимальной производительности и надежности.

Топологии многопроцессорных систем

Типы многопроцессорных систем различаются прежде всего подходом к организации системной шины, связывающей, как и в однопроцессорных системах, ЦП и НМС. В настоящее время наиболее распространены три варианта архитектуры многопроцессорных систем:

общая шина (shared bus);

звездообразная топология (star topology), или топология «точка—точка» (point-to-point topology);

коммутируемая топология (switch-based topology). Наиболее простая — топология общей шины.

Как следует из названия, все ЦП в системе подключаются последовательно к общей системной шине и соответственно вынуждены делить между собой ее полосу пропускания. Этим определяются как преимущества, так и недостатки этой архитектуры. Одновременно с экономией на количестве проводников и общей стоимости разработки возникает проблема пропускной способности системной шины, который столь существенен, что при большом количестве ЦП (начиная с восьми) такая топология просто неприменима, так как задержки при обращении к памяти слишком велики из-за очереди на обращение к шине. Компенсацией недостаточной пропускной способности системной шины может служить добавление значительных локальных объемов кэш-памяти к каждому ЦП. Общая шина наиболее оправданна в системах с двумя процессорами. В четырехпроцессорных системах объемы кэш-памяти каждого ЦП приходится увеличивать в 2-4 раза, что приводит к существенному росту стоимости конечной системы.

В звездообразной топологии каждый ЦП располагает выделенной системной шиной, а поэтому отсутствует необходимость в разделении доступа. Системные шины всех ЦП подключаются непосредственно к набору микросхем. Хотя такая архитектура и позволяет минимизировать зависимость производительности ЦП от пропускной способности системной шины, но налагает очень высокие требования на НМС и системную плату в целом, усложняя их проектирование и увеличивая стоимость производства. Тем не менее и этот подход не позволяет подключить большое количество ЦП — звездообразная топология применяется, как правило, в системах с двумя или четырьмя процессорами.

Довольно интересный пример звездообразной топологии — четырехпроцессорные серверы Fujitsu PRIME-POWER 450. В их основу положен принцип скоростного универсального коммутатора, работающего на тактовой частоте 220 МГц, который и выполняет все основные функции набора микросхем. К нему по выделенным 128-бит 220-МГц шинам (110 МГц с применением технологии DDR) подключаются ЦП SPARC64 V с тактовой частотой 2 ГГц и выше. Далее к нему же подключаются два контроллера оперативной памяти (DDR SDRAM 110 МГц), каждый из которых располагает своим 128-бит каналом данных, и два моста шины PCI — по 110-МГц 64-бит каналам. Эта схема обеспечивает скоростной обмен данными между всеми узлами, но добавление, например, еще четырех ЦП и двух контроллеров оперативной памяти потребует серьезной перепроектировки коммутатора.

У систем с коммутируемой топологией нет проблем масштабируемости, свойственных вышеперечисленным шинным архитектурам. В этой архитектуре ЦП подключаются не к НМС (который может отсутствовать), а к коммутатору, соединенному с другими коммутаторами. Механизм подключения может быть как простым (широкая общая шина), так и иерархическим (древовидная иерархическая структура). На основании такой топологии можно проектировать системы с большим количеством ЦП (до 1024).

Рассмотрим коммутируемую топологию на примере 16-процессорных серверов HP AlphaServer GS160. В основе архитектуры лежит так называемый Quad Building Block (QBB), содержащий четыре ЦП Alpha 21264B (EV68C) с тактовой частотой до 1,22 ГГц, до 16 Мбайт B-cache на каждый ЦП, четыре модуля регистровой SDRAM ЕСС общим объемом до 32 Гбайт, два модуля стабилизатора питания, два 64-бит 33-МГц РСI-интерфейса, собственно коммутатор и интерфейс GlobalPort для связи с другими коммутаторами.

Четыре таких QBB объединяют в двухуровневую древовидную структуру через главный коммутатор, находящийся на отдельном модуле и обеспечивающий пропускную способность между двумя отдельно взятыми QBB по 1,75 Гбайт/с в каждом направлении.

Особняком стоят системы, в которых контроллер оперативной памяти, а часто и контроллеры периферийных шин интегрированы в ядро ЦП, а поэтому необходимость в системной шине отпадает. Такие системы строятся по NUMA-архитектуре, о которой пойдет речь дальше. Их можно рассматривать как представителей коммутируемой топологии.

Доступ к памяти в многопроцессорных системах

Независимо от количества ЦП в системе и топологии системной шины, им придется разделять доступ к общему пространству оперативной памяти, за исключением случаев, когда используется сегментирование аппаратных ресурсов некоторого сервера или суперкомпьютера для запуска нескольких копий ОС. В настоящее время существуют три типа доступа к оперативной памяти в многопроцессорных системах:

классический SMP (Symmetrical Multi-Processing, симметричная многопроцессорность);

распределенный SMP (distributed SMP);

NUMA (Non-Uniform Memory Access, неоднородный доступ к памяти).

Первоначальная модель симметричней многопроцессорности, теперь называемая классической, предусматривала, что все ЦП в системе имеют доступ к физически единому пространству оперативной памяти, обслуживаемому специальным контроллером. Все ЦП равнозначны по уровню прав доступа, какие-либо механизмы приоритетности отсутствуют, системная логика обрабатывает запросы в порядке поступления, и только на нее возложены все функции по работе с оперативной памятью. Соответственно задержки при доступе к памяти одинаковы для всех ЦП при обращении к любой области памяти. Это наиболее простая модель организации доступа к памяти в многопроцессорных системах, но не самая производительная и не позволяющая подключать большое количество ЦП из-за объективных проектировочных ограничений.

Принцип распределенной многопроцессорности предполагает формирование из имеющихся в системе ЦП логических групп, каждая из которых располагает своим (локальным) объемом оперативной памяти. Естественно, что для обеспечения целостности и нормального функционирования всего пространства оперативной памяти эти логические группы должны быть как-то связаны между собой. Задержки при доступе к памяти будут соответственно различны в зависимости от того, происходит обращение к локальной или удаленной области памяти.

Следует понимать, что, несмотря на некоторое сходство, распределенная SMP — не частный случай коммутируемой архитектуры: в последней могут быть реализованы как SMP, так и NUMA. Например, в вычислительном комплексе Intel Profusion восемь ЦП Intel Xeon разделены на две группы по четыре ЦП и связаны коммутатором, к которому подключается НМС с контроллером оперативной памяти. Таким образом, при обращении к памяти все процессоры равноправны и Intel Profusion представляет собой классическую SMP-систему. А вот описанный выше сервер HP AlphaServer GS160 спроектирован по принципу распределенной многопроцессорности.

Принцип неоднородного доступа (NUMA) состоит в явном разделении на локальную и удаленную память для каждого ЦП. Так как главный недостаток коммутируемой архитектуры — относительно низкая скорость обмена информацией между коммутаторами, возникла идея интегрировать контроллер памяти в ядро ЦП. Модули оперативной памяти в этом случае подключаются напрямую к ЦП (без НМС). В многопроцессорной системе такому ЦП придется запрашивать информацию из оперативной памяти других ЦП и отвечать на их запросы. Модель памяти называется неоднородной, потому что скорость доставки данных из локальной оперативной памяти ЦП будет значительно выше,, чем из оперативной памяти, подключенной к другому ЦП, причем разница будет все более ощутимой с увеличением количества ЦП в системе.

Модели с распределенной многопроцессорностью и неоднородным доступом позволяют создавать более масштабируемые решения, чем классическая SMP. Однако они предъявляют некоторые специфические требования к ОС, которая должна оптимизировать загрузку процессоров таким образом, чтобы процесс, выполняемый на одном ЦП, как можно реже использовал информацию, находящуюся в локальной оперативной памяти другого ЦП.

Современные серверные процессоры

Intel Xeon

Сегодня наиболее распространенные серверные ЦП — семейство Intel Xeon с архитектурой NetBurst, выполненные по технологии Hyper-Threading (все современные), совместимые по набору команд с другими ЦП архитектуры х86. Фактически это серверные версии соответствующих ЦП семейства Pentium 4, отличающиеся возможностью работы в многопроцессорном режиме и корпусом Socket 604 (ранее Socket 603). В семейство входят два типа процессоров: Xeon DP (Dual Processor) и Xeon MP (Multi Processor). Как следует из названий, Xeon DP может быть использован максимум в двухпроцессорных конфигурациях, а Xeon МР — в четырехпроцессорных. Впрочем, с помощью технологий, подобных Intel Profusion, указанные ограничения могут быть преодолены. Все ЦП рассчитаны на системы с топологией общей шины. В настоящее время существенных отличий между Xeon DP и Xeon MP не наблюдается, различаются только частоты системной шины: 200 и 166 МГц соответственно.

Архитектура NetBurst обеспечивает очень высокие тактовые частоты благодаря длинным конвейерам основных ФУ — 20 стадий целочисленных конвейеров для ЦП, изготавливаемых по 180-нм и 130-нм проектным нормам и 31 стадия для ЦП, выполненных по 90-нм техпроцессу (в обоих случаях не считая стадий декодирования). Так как все ЦП архитектуры NetBurst (Xeon, Pentium 4 и Celeron) имеют общую функциональную логику, незначительно изменяемую при переходе на новые проектные нормы, то все те недостатки, присущие ядрам ЦП Pentium 4 (Willamette, Northwood, Prescott), свойственны и модельному ряду Xeon. Известно, что для достижения стабильной работы на высоких частотах конвейерам NetBurst часто приходится отрабатывать «холостые» такты для синхронизации соседних стадий. Кроме того, большая длина конвейера делает его более чувствительным к ошибкам при предсказании условных переходов, так как больше времени уходит на сброс и перезаполнение конвейера.

Декодер х86-команд не синхронизирован с конвейерами ФУ и производит выборку (в том числе и упреждающую) в кэш микрокоманд (trace cache) со скоростью одна команда х86 за такт. Это оказывается эффективным при многократном исполнении одного и того же кода с достаточной временной локализацией (нет необходимости декодировать команды многократно), хотя упреждающее декодирование может засорять кэш. Согласно данным Intel, размер этого кэша 12 288 микрокоманд. Данные о длине микрокоманд в документации не представлены, но, по некоторым данным, она составляет до 10 байт в зависимости от версии ядра. Если же учесть, что после декодирования одна команда х86 преобразовывается обычно в две-три внутренние микрокоманды, то кэша микрокоманд хватит для хранения 4—6 тыс. х86-команд.

Ядро NetBurst имеет Е-box, состоящий из трех конвейеров (два для выполнения простых микрокоманд и один для обработки сложных и редко используемых). При этом два «простых» конвейера входят в состав так называемого Rapid Execution Engine, работающего на удвоенной частоте ядра.

А-box также состоит из трех конвейеров (один обрабатывает микрокоманды загрузки целочисленных данных, один — сохранения целочисленных данных и один — загрузки/сохранения/перемещения вещественных данных). Оба адресных конвейера по работе над целочисленными данными также являются частью Rapid Execution Engine. F-box представлен одним универсальным конвейером, предназначенным для проведения расчетных операций над командами из наборов х87, ММХ и SSE. Обслуживают перечисленные конвейеры шесть планировщиков, осуществляющих выборку из кэша микрокоманд и помещающих их в соответствующие очереди. Каждый планировщик обслуживает отдельный конвейер: по одному на каждый «быстрый» целочисленный, один — на комплексный целочисленный, один — на оба целочисленных адресных, один — на вещественный адресный и один — на вещественный конвейер. Вполне естественно, что оба планировщика, обслуживающих целочисленные конвейеры, — часть Rapid Execution Engine, в отличие от обслуживающего целочисленные адресные конвейеры — он работает на частоте ядра ЦП. Для увеличения производительности целочисленных конвейеров файл их регистров работает на удвоенной частоте ядра ЦП.

Благодаря тому что оба «простых» конвейера Е-bох работают на удвоенной частоте ядра ЦП, многие простые операции (сложение, вычитание, логические операторы) теоретически могут быть выполнены за половину такта. Однако следует учитывать, что эти конвейеры работают с 16-бит операндами, поэтому на 32-бит операции тратится полный такт (сначала обрабатываются младшие 16 бит, а затем старшие 16). Впрочем, предусмотрен режим back-to-back, при котором одновременно на одном конвейере будет рассчитываться младшая часть результата, а на другом — старшая. Таким образом, теоретическая возможность выполнения полной операции в пределах полутакта сохраняется.

В то же время некоторые операции, например, смещения (shifts), выполняются за четыре такта, так как проходят по относительно медленному «сложному» конвейеру. Необходимо отметить, что в ЦП, изготавливаемых по 130-нм проектным нормам, смещения обрабатываются на «простых» конвейерах.

Перечисленные особенности привели к тому, что первые ЦП- семейства Intel Xeon нередко уступали по производительности процессорам семейства Pentium III, хотя и работали на более высокой тактовой частоте. Частично решить эту проблему позволила перекомпиляция программной базы с оптимизацией под архитектуру Net-Burst. В настоящее время, разумеется, сравнивать ЦП архитектуры Р6 и NetBurst неправомерно — частота и производительность процессоров семейства Xeon выросли до высочайшего уровня, и, кроме того, эти ЦП имеют гораздо большие функциональные возможности.

Одно из преимуществ архитектуры NetBurst — широкая (256 бит, не включая биты ЕСС) шина данных между D-cache и S-cache (для которого Intel использует название Advanced Transfer Cache). Поскольку D-cache мал и работает в режиме сквозной записи, то именно S-cache является основным кэшем архитектуры NetBurst. Особенно важен низкий уровень задержек при обращении к нему: девять тактов, в том числе два на доступ к D-cache, так как S-cache подключен по схеме look-through. Впоследствии, при проектировании ядер для 90-нм проектных норм, задержки доступа значительно увеличились — 15 тактов, в том числе четыре на доступ к D-cache. Это отразилось на производительности, причем довольно часто среди ЦП с равной частотой, изготовленных по 130-и 90-нм технологическому процессу, мощнее оказывалась именно первая версия. Стоит отметить, что при доступе к D-cache со стороны вещественного конвейера А-Ьох задержки еще более высоки: девять тактов для 180- и 130-нм ЦП и 12 тактов для 90-нм ЦП.

Таким образом, S-cache оказывает огромное влияние на производительность ЦП Xeon. Он является включающим (inclusive), т. е. содержит полную копию содержимого D-cache. К тому же именно в S-cache хранится тело исполняемого процесса и, если учесть высокие тактовые частоты, на достижение которых архитектура была изначально ориентирована, становится очевидно, что увеличение размера S-cache неминуемо приведет к росту производительности на большинстве задач. Именно поэтому при переходе на новые проектные нормы его размер неизменно увеличивался (с 256 Кбайт у Foster до 2 Мбайт у Irwindale).

Кроме того, в некоторых моделях Xeon используется T-cache, также интегрированный в ядро, но гораздо более медленный (асинхронный) по сравнению с S-cache. Он тоже включающий относительно S-cache. Его основная задача — снизить частоту обращений к оперативной памяти, что очень важно, учитывая топологию общей шины.

Еще одной интересной особенностью архитектуры стала технология Hyper-Threading, позволяющая организовать два логических ЦП на основе одного физического. Своим существованием эта технология обязана тому, что в современных ЦП при исполнении кода какого-либо приложения многие ФУ простаивают, и их можно использовать для обработки второго потока. Для успешной реализации такого подхода требуется некоторая доработка декодера команд и наличие дополнительного набора основных регистров, а также совместимость программных средств — ОС и компилятора. Для работы второму логическому ЦП выделяется половина физических кэшей: D-cache, S-cache и T-cache (если имеется), вследствие чего включение Hyper-Threading при использовании приложений, не совместимых с. этой технологией, приводит к некоторому падению производительности. При использовании перекомпилированных (с оптимизацией под Hyper-Threading) приложений наблюдается некоторый рост производительности, величина которого зависит от специфики решаемых задач.

С переходом на 90-нм проектные нормы существенного роста тактовой частоты ЦП Intel Xcon не произошло — рубеж в 4 ГГц все еще не взят. Хотя более высокочастотные версии ЦП на том же техпроцессе и были заявлены, но их выпуск может и не состояться, так как недавно был анонсирован двухъядерный Pentium 4 Extreme Edition 840 (Smithfield) с тактовой частотой 3,2 ГГц. Ожидается, что на его ядре будут выпущены процессоры Xeon DP (Dempsey) и Xeon МР (Paxville).

AMD Opteron

Процессоры семейства Opteron стали заметным шагом компании AMD на серверном рынке. Их предшественниками были ЦП семейства Athlon MP, которые хотя и пользовались определенной популярностью (благодаря использованию архитектуры «точка—точка», предоставлявшей каждому ЦП полноценную системную шину), не могли быть использованы для создания систем более чем с двумя процессорами.

ЦП семейства Opteron построены на ядре К8 (AMD64), как и процессоры Athlon 64, и имеют некоторые особенности, необходимые для работы в многопроцессорных системах. ЦП Opteron оснащаются встроенным двухканальным контроллером регистровой DDR SDRAM со 128-бит шиной памяти (не включая 16 бит для ЕСС), этот контроллер позволяет применять модули памяти с частотой до 200 МГц.

Opteron совместимы с 64-бит расширениями, что, в отличие от рынка ПК, для серверных платформ очень важно. Уже довольно продолжительное время некоторые черты 32-бит архитектуры х86 препятствовали проникновению процессоров х86 в сегмент серверов среднего уровня. Причина проста: недостаток адресного пространства — 32-бит процессор может адресовать лишь 4 Гбайт ОЗУ. Такой объем адресного пространства в настоящее время не может считаться достаточным даже для некоторых серверов младшего уровня.

С выпуском ЦП Pentium Pro в 1995 г. компания Intel попробовала решить эту проблему с помощью технологии РАЕ36 (Page Address Extension, расширение страничной адресации), позволявшей расширить адресное пространство до 64 Гбайт путем использования дополнительного 4-бит сегментного регистра. Но работа с оперативной памятью в таком режиме значительно снижала производительность (в некоторых ситуациях почти вдвое). 64-бит адресация решает эту проблему без какого-либо ущерба для производительности.

Теоретически Opteron-системы относятся к архитектуре NUMA: в каждом процессоре для связи с соседними ЦП и периферией предусмотрено от одной до трех высокоскоростных двунаправленных шин HyperTrans-port. Однако на практике разница в задержках при обращении к локальной и удаленной памяти невелика — всего примерно 30% (в то время как в классических NUMA-системах она достигает сотен процентов), что позволяет компании AMD говорить о SUMO-архитектуре (существенно однородная архитектура памяти).

AMD делит ЦП семейства Opteron на три группы:

Opteron lxx, для однопроцессорных серверов;

Opteron 2xx, для двухпроцессорных серверов;

Opteron 8xx, для четырех- и восьмипроцессорных серверов.

Для связи с другими ЦП в многопроцессорной конфигурации и набором микросхем используются скоростные шины HyperTransport — процессоры Opteron оснащены тремя такими шинами. Шина HyperTransport — это двунаправленная последовательная шина, состоящая из 16 каналов и работающая на частоте 800 МГц. Пропускная способность шины в синхронном режиме составляет 3,2 Гбайт/с благодаря использованию технологии DDR. Шина HyperTransport может работать в синхронном (когерентном) и асинхронном режимах. Первый предназначен для связи с другими ЦП, второй — для связи с периферийным контроллером. Фактически ядра ЦП Opteron всех серий идентичны, но в ЦП серии 8хх активированы все три шины HyperTransport, в серии 2хх — только две, а в серии lxx — одна.

По сравнению с предыдущим поколением ЦП Athlon МР дизайн ядра Opteron конструктивно изменился. Кроме уже упомянутого встроенного контроллера оперативной памяти, шин HyperTransport и средств AMD64, были реализованы и менее масштабные доработки. Например, длины целочисленных и вещественных конвейеров увеличены на две стадии, с 10 до 12ис 15 до 17 соответственно. Это было вызвано в основном необходимостью переработки механизма декодирования команд, хотя количество декодеров осталось неизменным и равным трем. При декодировании наиболее простые и часто используемые CISC-команды х86 преобразуются аппаратной логикой ЦП в одну или две внутренние микрокоманды, которые затем группируются и направляются на ФУ. Сложные и нечасто используемые команды преобразуются программной логикой ЦП, основанной на загружаемом при инициализации ЦП микрокоде, что требует существенно больше времени и большего количества внутренних микрокоманд в расчете на одну декодируемую. Примечательно, что именно благодаря наличию программируемой части удалось легко дополнить ЦП Athlon XP и Athlon MP с ядром Palomino средствами SSE.

Кроме того, большее количество команд декодируется аппаратной логикой. Это относится прежде всего к операциям с вещественными числами — наборам команд SSE и SSE2. Число целочисленных команд, обрабатываемых программной логикой, сократилось на 8%, а вещественных — на 28%. Количество конвейеров ФУ осталось неизменным: по три на Е-Ьох, А-box и F-box. Последний, как и прежде, обрабатывав SIMD-команды, поступающие в виде наборов команд ММХ, Extended ММХ, 3DNow!, Extended 3DNow!, SSE и SSE2 (процессоры, изготовленные по 90-нм проектным нормам, начиная с ядра версии Е, совместимы и с SSE3). Необходимо отметить, что поскольку внутренняя разрядность вещественных конвейеров не изменилась (она равна 64 бит), то оптимизированный под SSE, SSE2 или SSE3 код не дает практически никакого выигрыша в производительности по сравнению с 3DNow! или Extended 3DNow!. Одна команда, оперирующая 128-бит векторизированными данными (состоящими из четырех слов одинарной точности или двух двойной), будет неминуемо разложена на две команды, оперирующие 64-бит векторизованными (два слова двойной точности) или скалярными данными (одно слово двойной точности). Они будут обработаны в порядке очереди, т. е. в два прохода.

Следует отметить и модернизированный блок С-bох: основные характеристики I-cache, D-cache и S-cache не изменились, и размер линии остался равным 64 байт, но узкая 64-бит шина к S-cache была заменена на две однонаправленные 64-бит шины. Доступ к S-cache (в том числе три такта для доступа к D-cache) занимает 11 тактов, а максимальная задержка составляет 16 тактов (в ситуации, когда строку D-cache, на место которой записывается новая строка из S-cache, необходимо записать в S-cache, но victim buffer, служащий в подобных ситуациях временным хранилищем, переполнен). Емкость таблицы истории переходов возросла с 4 до 16 Кбайт.

Благодаря высокой производительности, удачной архитектуре, хорошей масштабируемости, совместимости с 64-бит расширениями и отсутствию падения производительности при исполнении 32-бит кода ЦП семейства Opteron были благоприятно восприняты на рынке. Серверы на основе этих ЦП успешно выпускаются IBM, Sun, Fujitsu Siemens, HP и другими компаниями. Вслед за дебютом двухъядерного Athlon 64 Х2 (с ядром Toledo, Manchester) ожидается выход серверов на основе двухъядерных Opteron x65, х70 и х75 (ядра Egypt, Italy и Denmark).

Intel Itanium

Совсем недавно процессоры семейства Intel Itanium позиционировали в качестве единственно возможного преемника устаревающей архитектуры х86, как архитектуру post-RISC, способную оставить позади все существующие традиционные RISC-архитектуры, о которых пойдет речь дальше. Однако архитектура х86 до сих пор не сходит со сцены и пользуется огромной популярностью. Не способствует массовому распространению ЦП семейства Itanium соотношение цена/производительность. Тем не менее эти процессоры пользуются определенным успехом и востребованы на рынке серверов среднего уровня.

История семейства Itanium уходит корнями в 1992-93 гг., когда после отказа Роберту Палмеру (Robert Palmer), главному исполнительному менеджеру компании DEC, в сотрудничестве по продвижению и разработке 64-бит RISC-процессоров Alpha Эндрю Гроув (Andrew Grove), главный исполнительный менеджер компании Intel, инициировал создание стратегического альянса с Hewlett-Packard для совместной разработки и продвижения собственной 64-бит RISC-архитектуры. Одновременно Intel продолжила развивать модельный ряд ЦП архитектуры х86, выпустив процессоры 486 и Pentium. Со своей стороны, Hewlett-Packard работала над фирменными процессорами PA-RISC.

Первый процессор Itanium (кодовое название Merced) появился лишь в 1999 г. — компания Intel начала поставки ЦП своим крупнейшим партнерам. Столь длительная задержка выпуска (первая информация о ядре Merced появилась еще в 1997 г.) была связана в основном с технологическими причинами: нестабильностью работы на проектной тактовой частоте 800 МГц. Официальный анонс нового семейства состоялся лишь в июле 2001 г.

Системы предоставлялись для ознакомительных целей и отладки программного обеспечения, чтобы обеспечить более благоприятную встречу следующему представителю семейства — процессору с ядром McKinley, официально представленному под именем Itanium 2 в июле 2002 г. Позже появились обновленные версии ядра — Madison в июле 2003 г. и Deerfield в сентябре того же года.

64-бит процессоры семейства Itanium выполнены по архитектуре VLIW, которая ориентирована на повышение количества выполняемых команд в расчете на один такт ЦП. После декодирования команды, упакованные в 16-байт пакеты по три в каждом, направляются на ФУ процессора. Декодеры в состоянии обрабатывать до шести команд за один такт ЦП. Планировщик ЦП сравнительно примитивен: вся работа по созданию оптимального потока команд возлагается на программные средства, т. е. на компиляторы и оптимизаторы, хотя иногда планировщик может несколько скорректировать поток команд.

Количество имеющихся конвейеров впечатляет: четыре в Е-box, два двойной и два одинарной точности в F-box, два в А-box, четыре в блоке SIMD-команд и три в блоке обработки условных переходов. Соответственно используется очень большое число регистров: 128 целочисленных, 128 вещественных и 72 специальных временных. Суть применения последних состоит в том, что при обработке условного перехода логика ЦП рассчитывает сразу обе ветви и хранит результаты во временных регистрах до тех пор, пока не будет достоверно известно, какая из ветвей окажется верной, тогда нужные результаты будут сразу же перенесены в основные регистры. После декодирования пакеты команд попадают в так называемый «буфер разъединения» (decoupling buffer), емкость которого составляет восемь пакетов, оттуда каждая отдельная команда направляется в один из девяти доступных конвейерных портов. Длина конвейеров — 10 стадий у Merced, а у McKinley и последователей она сокращена до восьми. Применяется техника переименования регистров, дополненная «складированием» и «ротацией» регистров.

Все ЦП семейства Itanium имеют три уровня кэш-памяти. Merced располагает 16-Кбайт I-cache с четырехканальной ассоциативностью, 16-Кбайт двухпортовым D-cache с четырехканальной ассоциативностью и сквозной записью, 96-Кбайт S-cachc с шестиканалыюй ассоциативностью и обратной записью. Также подключается внешний B-cache с четырехканальной ассоциативностью и обратной записью объемом 2 или 4 Мбайт. I-cache полностью конвейеризирован и в состоянии поставлять 32 байт команд (два пакета) за один такт ЦП, он дополнен полноассоциативным TLB на 64 записи. Задержки при чтении (load-to-use latency) из I-cache и D-cache всего два такта. Размер строки I-cache и D-cache — 32 байт, a S-cache и B-cache — 64 байт. D-cache располагает TLB на 32 записи, a S-cache — на 96 записей. Ширина шины данных к S-cache 256 бит. B-cache подключается к ядру ЦП через 128-бит шину данных, работающую на частоте ядра ЦП. Частота системной шины 133 МГц (с использованием технологии DDR — 266 МГц), а ширина канала данных 64 бит (с дополнительными битами для ЕСС или parity). Теоретическая максимальная скорость обмена данными по шине 2,1 Гбайт/с.

Ядро McKinley — это эволюционное развитие ядра Merced. Количество конвейеров А-box удвоено (четыре). Размер строки I-cache и D-cache увеличен до 64 байт, кроме того, D-cache стал четырехпортовым (по два порта для чтения и записи). Размер S-cache увеличен до 256 Кбайт, уровень ассоциативности вырос до восьми, а размер строки достиг 128 байт. Внешний B-cache был упразднен, а вместо него в ядро ЦП встроен 3-Мбайт T-cache с 12-канальной ассоциативностью и обратной записью, существуют также модели с 1,5-Мбайт T-cache. Ширина канала данных к T-cache расширена до 256 бит (с дополнительными 32 бит для ЕСС). Размер строки T-cache составляет 128 байт. Время доступа к S-cache пять и более тактов, к T-cache — 12 и более тактов. Количество записей в TLB S-cache увеличено до 128. Частота системной шины возросла до 200 МГц (эффективная частота — 400 МГц), а ширина канала данных до 128 бит (с дополнительными битами для ЕСС или четности), что дало возможность добиться теоретической максимальной скорости обмена данными по шине 6,4 Гбайт/с.

В ядро Madison было внесено меньше изменений: оно изготовлено по 130-нм технологии, оснащается 6-Мбайт T-cache, кроме того, существует модификация Madison 9М, у которой размер T-cache увеличен до 9 Мбайт. Еще одна модификация Madison — ядро Deerfield — обладает только 3-Мбайт T-cache и предназначено для двухпроцессорных конфигураций.

ЦП семейства Itanium подключаются к общей шине (это традиционно для процессоров Intel), максимальное количество ЦП на одной шине ограничено четырьмя. На практике пропускной способности системной шины в четырехпроцессорных конфигурациях часто оказывается недостаточно, поэтому при проектировании серверов с большим количеством ЦП часто ставят только по два ЦП на одну шину и соединяют отдельные шины при помощи скоростных коммутаторов.

Все ЦП семейства Itanium совместимы с набором команд х86 на аппаратном уровне. Однако производительность при выполнении х86-кода очень невысока — она сравнима с мощностью первых моделей Pentium. Это объясняется тем, что концептуальные различия между архитектурами настолько значительны, что логика ЦП самостоятельно не в состоянии обеспечить должную нагрузку на ФУ, чтобы вывести производительность на приемлемый уровень. Позже компания Intel выпустила связующее ПО (middleware) для Windows, которое на лету транслировало х86-команды в код Itanium с последующей оптимизацией. Этот подход позволил добиться падения производительности только в два раза по сравнению с изначально откомпилированным для архитектуры Itanium кодом. Не исключено, что вскоре Intel будет вынуждена доработать это ПО для обеспечения совместимости с 64-бит расширениями х86.

При сравнении архитектуры Itanium с NetBurst видны разные подходы к достижению максимальной производительности: если в NetBurst ставка делается на высокие тактовые частоты ядра ЦП при относительно небольшом количестве конвейеров ФУ и их большой длине, то в Itanium имеет место обратный вариант.

В настоящее время Itanium 2 лидирует по производительности на вещественных операциях и показывает довольно хорошую производительность на целочисленных. Ожидается выход двухъядерного Montecito с Hyper-Threading и 24-Мбайт встроенным T-cache — этот ЦП поставит рекорд по количеству транзисторов в ядре — около 1,7 млрд.

DEC Alpha

История этой легендарной архитектуры, на протяжении 10 лет показывавшей наивысшую производительность как на целочисленных, так и на вещественных операциях, началась с 1982 г., когда в Западной исследовательской лаборатории Digital Equipment Corporation (DF.C) началась работа над RISC-проектом Titan. Несколько позже были начаты еще три независимых RISC-проекта в рамках компании, которые в 1985 г. были объединены в проект PRISM (Parallel Instruction Set Machine, машина с параллельным набором команд). В 1988 г. проект был неожиданно закрыт, хотя уже через год началась работа над другой архитектурой ЦП, которая унаследовала многие особенности PRISM. Эта 64-бит архитектура получила название Alpha, а первый ЦП на ее основе, представленный в ноябре 1992 г., назывался Alpha 21064 и имел кодовое наименование EV4. Стартовав на очень высоких по меркам того времени тактовых частотах (150-200 МГц), сбалансированная архитектура этого ЦП привлекла внимание. Однако многочисленные просчеты руководства компании в вопросах ценообразования и позиционирования на рынке привели к тому, что архитектура так и не получила широкого распространения. Ситуацию не исправили ни выпуск недорогой модели 21066 (LCA4, первый ЦП со встроенным контроллером оперативной памяти), ни переход на новый четырехслойный 0,5-мкм техпроцесс и рост тактовых частот: в 1993 г. были представлены модели 21064А (EV45) с тактовой частотой 300 МГц и 21066А (LCA45) с тактовой частотой 233 МГц. В 1994 г. появился ЦП следующего поколения — 21164 (EV5) с удвоенным количеством конвейеров ФУ и встроенным 96-Кбайт S-cachc. Так как проектные нормы остались прежними, тактовая частота EV5 увеличилась лишь до 333 МГц. EV5 также оказался довольно дорогим в производстве из-за большого количества транзисторов (9,3 млн.) и площади ядра (299 мм2). После перепроектировки доработанного EV5 под 0,35-мкм технологию в 1995 г. появилась модификация 21164А (EV56), достигшая тактовой частоты 667 МГц. В 1997 г. был выпущен упрощенный вариант (без S-cacho.) этого ЦП — 21164РС (РСА56), он позиционировался как массовый, но производительный ЦП.

В январе 1998 г. DEC, испытывавшая серьезные финансовые трудности, была куплена компанией Compaq, одним из ведущих сборщиков компьютерной техники с архитектурой х86. Сформировав альянс с Samsung, эта компания пыталась продвигать на рынке последнюю разработку DEC — процессор 21264 (EV6), который хотя и изготавливался по тем же проектным нормам, что и EV56, показывал почти вдвое более высокую производительность при равных тактовых частотах. Это оказалось возможным благодаря использованию нового ядра, в котором было реализовано внеочередное выполнение команд, новая схема подключения кэш-памяти и новая системная шина DDR. Именно эта системная шипа была позже лицензирована AMD и применялась в процессорах семейства Athlon.

Однако даже столь удачная архитектура и внедрение новых проектных норм, позволивших значительно поднять тактовые частоты и снизить себестоимость, были выпущены 21264А (250-нм, EV67) и 21264В (18-нм, EV68A и EV68C) с частотами до 1250 МГц — не помогли этим ЦП завоевать популярность. Compaq и Sam sung не сумели обеспечить эффективный сбыт, ограничив область применения серверами и дорогими рабочими станциями. В июне 2001 г. Compaq объявила о переводе всех своих серверных решений на архитектуру Itanium, одновременно остановив разработку 21464 (EV8). В январе 2002 г. уже под маркой HP (поглотившей в конце 2001 г. Compaq) был анонсирован последний процессор Alpha — 21364 (EV7). Поскольку компания HP в сотрудничестве с Intel работала над развитием Itanium-платформ и располагала собственной архитектурой РА-RISC, архитектура Alpha оказалась «третьим лишним». Формально она была «похоронена» в августе 2004 г., когда компания Hewlett-Packard объявила о своих стратегических планах на рынке серверов, однако ее развитие прекратилось задолго до этого. Продукция на основе архитектуры Alpha перестанет продаваться под торговой маркой HP в 2006 г.

Тем не менее представители двух последних поколений архитектуры Alpha доступны на рынке и сейчас. В основе ядра EV6 лежит четырехконвейерный Е-box и двухконвейерный F-box (длина всех шести конвейеров 7 стадий). Функции А-box по подсчету виртуальных адресов возложены на Е-box. Кроме стандартных целочисленных команд и BWX (Byte-Word Extension), E-box поддерживает набор векторных команд MVI (Motion Video Instructions), предназначенных для ускорения расчетов, связанных с обработкой видео- и аудиопотоков. Процессор имеет 80 физических целочисленных и 72 физических вещественных регистра, однако количество логических (т. е. адресуемых программно) регистров осталось тем же, что и в предыдущих поколениях архитектуры: 32 целочисленных и 32 вещественных. 64-Кбайт I-cache с двухканальной ассоциативностью позволяет считывать по четыре команды за такт. Двухпортовый D-cache имеет объем 64 Кбайт, деухканальную ассоциативность и обратную запись. Также предусмотрен B-cache с прямым отображением и обратной записью, объем которого до 16 Мбайт. Он состоит из высокоскоростных микросхем статической памяти (обычно с отложенной записью) и подключается к ядру по выделенной шине со 128-бит каналом данных. Частота работы B-cache программируется и может находиться в диапазоне от 1/8 до 2/3 частоты ядра ЦП. Как уже упоминалось, системная шина использует технологию DDR для передачи данных, ее разрядность 64 бита (с дополнительными 8 битами для ЕСС).

EV7 представляет собой модификацию EV6, в которой оставшееся без изменений ядро дополнено 1,75-Мбайт S-cache с семиканальной ассоциативностью и обратной записью (подключаемым по той же шине со 128-бит каналом данных), двумя пятиканальными контроллерами оперативной памяти стандарта Direct Rambus (четыре 16-бит канала данных и один 16-бит канал для избыточной отказоустойчивости), четырьмя контроллерами для связи с соседними ЦП (с пропускной способностью свыше 6 Гбайт/с на канал) и одним контроллером для связи с периферией. Все вышеперечисленные контроллеры EV7 работали на 2/3 частоты ядра ЦП.

EV6 и его модификации использовали звездообразную топологию системной шины, в то время как системы на процессорах EV7 и EV7z строились по NUMA-топологии, маршрутизация данных между ЦП осуществляется встроенными коммутаторами. На практике к одному набору микросхем (DEC Tsunami, он же Typhoon) подключалось не более четырех ЦП семейства EV6, поэтому для построения систем с большим количеством ЦП использовались коммутируемые решения (например, уже рассмотренный AlphaServer GS160). На базе ЦП семейства EV7 могут быть созданы многопроцессорные серверы с количеством процессоров до 128. Благодаря четырем встроенным контроллерам каждый ЦП этого семейства может быть подключен к четырем соседним ЦП по произвольным алгоритмам.

С момента выхода EV6 в 1998 г. никаких изменений в функциональную часть ядра ЦП не вносилось, кроме того, для создания серверов на этом ЦП применяется НМС Tsunami, разработанный еще инженерами DEC. Его характеристики не удовлетворяют современным требованиям — частота системной шины составляет 83 МГц, на этой же частоте работает и контроллер памяти SDRAM (ширина шины памяти 256 или 512 бит). Частично недостатки НМС компенсирует большой объем B-cache, но по уровню производительности серверы на базе EV6—EV7 уступают современным системам.

Hewlett-Packard PA-RISC

Архитектура PA-RISC, известная как HP/PA (PA, Precision Architecture, точная архитектура), была разработана компанией Hewlett-Packard в конце 80-х гг. прошлого века. Руководство компании приняло решение перевести выпускаемую компьютерную технику с CISC-архитектур, таких, как 32-бит Motorola 68K и 16-бит собственной разработки, на потенциально перспективную свою же RISC-архитектуру.

Прообразом архитектуры РА-RISC считается 32-бит архитектура FOCUS, впервые воплощенная в рабочей станции HP 9000/520, которую в августовском выпуске Hewlett-Packard Journal 1983 г. назвали «настольным мэйнфреймом для инженеров и ученых». Каждый из максимум трех 18-МГц ЦП этой рабочей станции состоял из пяти микросхем, изготавливаемых по технологическому процессу NMOS3. Примечательно, что эта рабочая станция комплектовалась HP-UX, многопользовательской UNIX-подобной ОС, которая дожила до наших дней.

Первая спецификация на новую архитектуру, PA-RISC 1.0, заложила ее основы:

длина любой команды ровно 4 байта,

только команды загрузки-сохранения имеют доступ к оперативной памяти,

поддерживается три режима адресации (long, short и indexed),

декларируется 32 32-бит целочисленных, 32 64-бит вещественных и семь вспомогательных «теневых» (для обработки прерываний) регистров.

Вещественные регистры также могли быть адресованы как 64 32-бит или 16 128-бит. Использовалась 48-бит схема виртуальной адресации, расширенная с выходом спецификации PA-RISC 2.0 до 64-бит. Первые серийно выпускаемые ЦП уже соответствовали спецификации PA-RISC 1.1, наиболее существенным отличием от первой версии было использование раздельных шин и кэшей для команд и данных.

Первым ЦП архитектуры PA-RISC стал РА-7000, анонсированный в 1989 г. Его тактовая частота достигала 66 МГц при двухслойном 1,0-мкм технологическом процессе. Он располагал только одним пятистадийным целочисленным конвейером в составе Е-box, на который были также возложены функции А-box. Был предусмотрен (факультативно) и внешний математический сопроцессор. Подключались внешние асинхронные I-cache и D-cache размером до 256 Кбайт каждый, причем ширина шины к I-cache составляла 32 бит, а к D-cache — 64 бит. Каждый кэш был оснащен TLB, емкость которого равнялась 96 записям. Работа в многопроцессорном режиме предусмотрена не была.

Выпущенный в 1992 г. РА-7100 был уже суперскалярным RISC-процессором, располагающим, помимо одного целочисленного конвейера, одним вещественным. Соответственно отпала необходимость во внешнем математическом сопроцессоре. Благодаря переходу на трехслойный 800-нм процесс удалось поднять тактовые частоты до 100 МГц. Был увеличен и размер кэшей: I-cache до 1 Мбайт, D-cache до 2 Мбайт (оба на микросхемах асинхронной SRAM), а шина к I-cache была расширена до 64 бит, предусмотрен единый TLB на 120 записей и двухпроцессорный режим. Вскоре была выпущена незначительная модификация этого ЦП, РА-7150 (добавлена совместимость с cache bypass, а также внесены некоторые изменения в функциональной части ядра), тактовая частота которой была увеличена до 125 МГц.

В 1994 г. появился PA-7100LC (Low Cost, низкая цена), предназначавшийся для массовых систем. Это был однокристальный процессор со встроенным контроллером оперативной памяти FPM или EDO DRAM, со 128-бит шиной (с 16-бит каналом ЕСС). I-cache и D-cache были сведены в один унифицированный кэш объемом до 2 Мбайт, кроме того, был предусмотрен встроенный в ядро 1-Кбайт кэш команд. В структуру Е-box был добавлен второй конвейер. Количество записей в TLB сократилось до 64. Многопроцессорный режим предусмотрен не был. Для связи с периферией использовалась 32-бит шина GSC (General System Connect), причем данные и адреса передавались по одному и тому же каналу (мультиплексировались). Процессор изготавливался по трехслойному 75-нм технологическому процессу и был рассчитан на тактовые частоты до 100 МГц. Еще одним важным новшеством стало появление дополнительного набора команд МАХ-1, позволяющего проводить векторные расчеты, моделируя два 16-бит кванта данных в одном целочисленном регистре, что заметно ускоряло обработку однородных потоковых данных, например MPEG-кадров. Таким образом, Hewlett-Packard оказалась первой компанией, которая ввела поддержку SIMD-команд в архитектуру ЦП общего назначения.

На смену РА-7100 в 1995 г. пришел РА-7200. Он обладал всеми функциональными достоинствами РА-7100LC и был оснащен новой высокоскоростной системной шиной Runway, обеспечивающей скорость обмена данными до 960 Мбайт/с при частоте 120 МГц. Внешние I-cache и D-cache остались без изменений, но в ядро ЦП был встроен вспомогательный унифицированный 2-Кбайт кэш. ЦП мог быть использован в многопроцессорных системах — до четырех ЦП, подключенных к общей шине Runway. Добавилась поддержка порядка следования байт little-endian. Процессор изготавливался по 550-нм проектным нормам, тактовые частоты удалось довести до 140 МГц.

Появившийся в середине 1996 г. PA-7300LC оказался последним 32-бит ЦП этой архитектуры. Данный процессор представлял собой доработанный вариант PA-7100LC, в который благодаря четырехслойному 500-нм технологическому процессу удалось встроить 64-Кбайт I-cache и D-cache с двухканальной ассоциативностью. Был предусмотрен и внешний унифицированный B-cache с прямым отображением и сквозной записью, его объем мог достигать 8 Мбайт. Встроенный контроллер оперативной памяти был сохранен. Использовалась более скоростная модифицикация системной шины, GSC+. Как и у PA-7100LC, работа в многопроцессорном режиме не была предусмотрена. Хотя тактовые частоты возросли до 180 МГц, а показатели производительности этого ЦП были довольно хороши, лидером он не стал. Например, по результатам SPECint95 рабочая станция HP Visualize C160L, оборудованная 160-МГц PA-7300LC с 1-Мбайт B-cache, показывала производительность, близкую DEC AlphaStation 500/266 (266-МГц 21164 с 2-Мбайт B-cache), Sun Ultra 2 1200 (200-МГц UltraSPARC с 1-Мбайт B-cache) или Dell Dimension XPS Pro (200-МГц Pentium Pro с 256-Кбайт S-cache). По результатам SPECfp95 DEC AlphaStation 500/266 оказалась быстрее HP Visualize C160L на 47%, Sun Ultra 2 1200 — на 51%, a Dell Dimension

XPS Pro — медленнее на 16%. Таким образом, HP Visualize C160L вряд ли могла составить достойную конкуренцию 64-бит рабочим станциям на 21164 и UltraSPARC, а 32-бит рабочие станции на Pentium Pro находились в более низкой ценовой категории.

Необходимо отметить, что существовали и другие 32-бит ЦП архитектуры РА-RISC компании Hitachi. В 1993 г. появился РА/50 (изготавливаемый по трехслойному 600-нм техпроцессу) в двух вариантах:

PA/50L с тактовой частотой до 33 МГц и напряжением питания ядра 3,3 В предназначался для систем с низким энергопотреблением,

РА/50М с тактовой частотой до 66 МГц и напряжением питания ядра Б В — для стандартных конфигураций.

По архитектуре ядра обе модификации идентичны: только два конвейера (один целочисленный и один вещественный) и небольшие встроенные 8-Кбайт I-cache и 4-Кбайт D-cache — оба с двухканальной ассоциативностью. Традиционный для РА-7х00 большой скоростной внешний кэш отсутствовал. Имелся TLB I-cache на 32 записи и TLB D-cache на 64 записи. Был предусмотрен встроенный контроллер оперативной памяти с поддержкой SDRAM и аппаратной предвыборки данных (data prefetch).

Представленный в августе того же года на конференции Hot Chips процессор HARP-1 (Hitachi Advanced RISC Processor) обладал всеми функциональными достоинствами РА/50. Размер D-cache был увеличен до 16 Кбайт при сохранении двухканальной ассоциативности. Емкости обоих TLB были расширены до 128 записей каждый. Были добавлены внешние кэши команд и данных по 512 Кбайт каждый. Благодаря более совершенному четырехслойному 500-нм технологическому процессу, а также более высокому порогу энергопотребления, тактовые частоты ядра достигли 150 МГц.

Возвращаясь к продукции Hewlett-Packard, хотелось бы заметить, что к 1996 г. спрос на 32-бит RISC-серверы и рабочие станции упал, а конкуренты уже предлагали 64-бит решения. Поэтому не было ничего удивительного в том, что в январе вышла в свет уже 64-бит архитектура PA-RISC 2.0 и был представлен первый ЦП нового поколения — РА-8000.

Ядро ЦП было полностью перепроектировано, было реализовано внеочередное выполнение команд (предусмотрен буфер переупорядочения емкостью в 56 команд). Количество конвейеров ФУ увеличилось в несколько раз: четыре на Е-box (два основных и два вспомогательных), четыре на F-box (два для обработки операций умножения и сложения, два для расчета деления и вычисления квадратного корня), два на А-box (универсальные, т. е. каждый в состоянии рассчитывать виртуальные адреса и выполнять операции загрузки-сохранения). Учитывая ограничения пятислойного 500-нм техпроцесса, разработчики РА-8000 пошли на кардинальный шаг, вовсе отказавшись от интеграции кэш-памяти в ядро ЦП. А так как конвейеры ФУ остались довольно короткими (хотя мы и не располагаем информацией о точном количестве стадий каждого конвейера), то это фактически исключало возможность работы ЦП на высоких тактовых частотах. Это позволило использовать внешние I-cache и D-cache (оба двухпортовые и с прямым отображением, изготовленные из микросхем статической памяти), работающие на частоте, близкой к частоте ядра ЦП и подключенные к нему независимыми шинами. На практике использовались 6,7-нс синхронные 1-Мбит микросхемы SRAM с отложенной записью, формирующие кэши размером по 1 Мбайт. Был предусмотрен унифицированный полноассоциативный двухпортовый TLB на 96 записей, а также таблица истории условных переходов на 256 записей и кэш адресов переходов на 32 записи. Поддерживалось как статическое, так и динамическое предсказание условных переходов. В качестве системного интерфейса была применена уже опробованная с РА-7200 шина Runway. Также сохранилась работа в четырехканальном многопроцессорном режиме.

РА-8000 оказался вторым после POWER2 по количеству контактов на корпусе — 1085. Учитывая 64-бит целочисленную реализацию, был обновлен вспомогательный набор команд, который получил название МАХ-2 и предназначался для одновременной обработки уже четырех 16-бит квантов данных, находящихся в любом целочисленном регистре. Сохранилась впервые примененная в РА-7200 поддержка порядка следования байт little-endian, в дополнение к изначально заложенной в архитектуру big-endian. Важно, что при столь серьезных изменениях гарантировалась полная обратная совместимость с существующей 32-бит программной базой, написанной для предыдущих ЦП.

В мае 1997 г. была выпущена незначительно доработанная версия РА-8200, работающая на более высоких тактовых частотах, насколько это было возможно в рамках того же техпроцесса. Модификации подверглась логика предсказания условных переходов, отныне оперирующая таблицей истории переходов на 1024 записи. Емкость TLB была увеличена до 120 записей. Благодаря появлению на рынке 5-нс синхронных 4-Мбит микросхем SRAM с отложенной записью, объемы I-cache и D-cache увеличились вдвое. Заметим, что на момент выхода РА-8000 этот процессор обошел по производительности лидировавшего до этого 21164: при сравнении HP Visualize C180-XP (180-МГц РА-8000 с 1-Мбайт I-cache и 1-Мбайт D-cache) с DEC AlphaStation 5/333 (333-МГц 21164 с 2-Мбайт B-cache) первая оказалась производительнее в SPECint95 на 20%, а в SPECfp95 — на 50%. Лидерство РА-8000 продержалось всего несколько месяцев, пока стремительно набирающий тактовые частоты 21164А не вернул все на круги своя. 240-МГц РА-8200 смог вырваться вперед в SPECfp95, но уже не в SPECint95.

В сентябре 1998 г., благодаря переходу на пятислойный 250-нм техпроцесс, появился процессор РА-8500. Новый технологический процесс позволил достичь более высоких тактовых частот ядра ЦП, а также безболезненно интегрировать I-cache и D-cache, избавившись от сравнительно дорогих внешних микросхем SRAM. Размер I-cache составил 0,5 Мбайт с четырехканальной ассоциативностью, a D-cache — 1 Мбайт с четырехканальной ассоциативностью и обратной записью. В то же время задержки чтения из кэшей были небольшими, учитывая размеры кэшей: три такта. Размер таблицы истории переходов был увеличен в два раза (до 2048 записей), увеличилось и количество записей в TLB (со 120 до 160). Значительным изменениям подверглась системная шина Runway: она стала асинхронной (независимой от частоты ядра ЦП), а ее частота была зафиксирована на уровне 120 МГц при неизменной ширине канала данных в 64 бит (не считая битов ЕСС), эффективная частота удваивалась благодаря применению технологии DDR. На электрическом уровне шина также подверглась значительным изменениям: на смену 3,3-В терминируемой схеме push/pull пришла 1,5-В параллельно-терминируемая схема open drain. В итоге это позволило достичь эффективной скорости обмена данными по шине 1,92 Гбайт/с. Благодаря интеграции I-cache и D-cache количество контактов в разъеме ЦП сократилось почти вдвое, до 544.

В январе 2000 г. появилась модификация РА-8500 в рамках того же техпроцесса, работающая на более высоких тактовых частотах: РА-8600. В августе 2001 г. был выпущен РА-8700, уже по семислойному 180-нм техпроцессу с применением SOI — у него были увеличены до 0,75 Мбайт I-cache и до 1,5 Мбайт D-cache. Вдвое была увеличена емкость TLB (до 240 записей).

В 2003 г. после перехода на 130-нм технологию SOI был выпущен двухъядерный РА-88ОО с 0,75-Мбайт I-cache и 0,75-Мбайт D-cache в расчете на каждое ядро. Кроме того, был предусмотрен интерфейс для В-cache размером до 32 Мбайт. Системная шина была заменена на используемую ЦП семейства Itanium 2, что позволило максимально сблизить обе аппаратные платформы. Выпущенный в 2005 г. РА-8900 отличается лишь возросшими тактовыми частотами ядра, так как выпускается по тому же технологическому процессу, что и РА-8800. РА-8900 — это последний ЦП архитектуры РА-RISC, которая вскоре будет полностью замещена архитектурой Itanium. UNIX-подобная ОС для архитектуры РА-RISC несколько лет назад была перенесена на архитектуру Itanium со всей сопутствующей программной базой.

Необходимо отметить, что в отличие от активно развивавшегося поколения РА-7х00 в архитектуру ядра процессоров РА-8х00 не было внесено никаких серьезных изменений с момента их появления. Очевидно, что уже в то время руководство компании рассматривало вариант прекращения разработки этой архитектуры, и только затянувшийся запуск архитектуры Itanium позволил ей дожить до наших дней.

Все ЦП архитектуры РА-RISC, использующие системную шину Runway, позволяют создавать четырехканальные многопроцессорные системы. ЦП архитектуры РА-RISC использовались исключительно в серверах и рабочих станциях Hewlett-Packard и ее ближайших партнеров, таких, как Hitachi, Convex и Stratus. В свободную продажу они никогда не поступали.

К сожалению, компания Hewlett-Packard не пополняет базу данных SPEC2000 результатами систем с РА-8800 и РА-8900. Тем не менее, основываясь на показателях РА-8700 и приняв во внимание, что вдвое меньший размер D-cache, подключенного к каждому ядру, вполне компенсируется более высокой пропускной способностью системной шины, можно предположить, что производительность этих ЦП должна оцениваться 800—900 баллами как для SPECint2000, так и для SPECfp2000. Этого уже недостаточно для современных серверных ЦП. Добавление больших объемов кэш-памяти не приведет к значительному росту производительности, зато увеличит стоимость ЦП при производстве, а полная перепроектировка ядра требует значительных финансовых и временных затрат, поэтому решение Hewlett-Packard окончательно перейти на архитектуру Itanium выглядит вполне обоснованным.

Sun SPARC

Основы архитектуры SPARC (Scalable Processor ARChi-tecture, масштабируемая процессорная архитектура) были заложены в ходе работы над проектами RISC I и RISC II, проводимых в 1980-1982 гг. в университете Беркли (Калифорния, США) Дэвидом Паттерсоном (Dave Patterson), Манолисом Катевенисом (Manolis Katevenis) и Робертом Шерберном (Robert Sherburne). Компания Sun Microsystems, которая добилась того, что архитектура стала коммерчески успешной, была основана в феврале 1982 г. группой студентов, закончивших Стэнфордский университет: Скоттом МакНили (Scott McNealy), Вильямом Джоем (William Joy), Андреасом Бехтольсхаймом (Andreas Bechtolsheim) и Ви-нодом Хослой (Vinod Khosla).

Официальным началом разработки этой архитектуры принято считать момент, когда в 1984 г. Джой, вице-президент Sun по НИОКР, пригласил Паттерсона консультантом в компанию. Год спустя архитектура SPARC была представлена официально. Первая аппаратная реализация появилась в июле 1987 г. в виде рабочих станций Sun-4/260 и Sun-4/280, а вскоре Sun-4/ПО и Sun-4/150. В «железе» была реализована седьмая версия — SPARC V7. В то время архитектура SPARC была 32-бит, так как явной необходимости в 64-бит вычислениях и адресном пространстве тогда еще не наблюдалось (персональные компьютеры того времени еще только переходили на 32-бит вычисления).

Архитектура SPARC V7 обладала следующими особенностями:

длина любой команды составляет ровно 4 байта,

только команды загрузки-сохранения имеют доступ к оперативной памяти,

предусмотрен только один режим адресации (регистр+смещение на величину другого регистра или 13 бит

стековая регистровая модель (для любой программы доступно восемь основных 32-бит регистров и часть стека, состоящая из 24 вспомогательных 32-бит регистров), а также вещественные регистры.

Суть стековой регистровой модели архитектуры SPARC состоит в том, что для каждой запускаемой функции доступно 32 целочисленных регистра:

восемь глобальных регистров,

восемь входящих регистров (в которых находятся параметры, с которыми ьыла вызвана данная функция),

восемь регистров для локальных данных,

восемь исходящих регистров (в которых находятся

параметры, с которыми будет вызвана некоторая подфункция данной функции),

Очевидно, что те регистры, которые являются исходящими для данной функции, в то же время и входящие для ее некоторой подфункции. Другими словами, для каждой функции непосредственно выделяется только 16 вспомогательных регистров, а также обеспечивается доступ к восьми вспомогательным регистрам вышестоящей функции и восьми глобальным регистрам. Необходимые вспомогательные регистры выделяются функциями ОС из числа свободных. Преимущество такой регистровой модели — очень быстрое переключение задач (context switch), так как нет необходимости каждый раз сбрасывать данные из регистров в кэш или оперативную память, а потом считывать обратно в регистры, достаточно просто переместить регистровое «окно» в нужное место стека регистров.

В спецификации SPARC V8 документировано 32 32-бит вещественных регистра, которые могут быть при необходимости адресованы как 16 64-бит или 8 128-бит, предусмотрена возможность одновременного использования различной адресации. В SPARC V9 были регламентированы 16 дополнительных 64-бит регистров.

В 1991 г. вышла восьмая версия архитектуры SPARC (SPARC V8) — конструктивная доработка предыдущей, но все-таки еще 32-бит. Основными отличиями от 7-й версии было обязательное разделение кэша 1-го уровня на I-cache и D-cache, а также использование ранее отсутствовавших команд целочисленного умножения и деления. В мае 1992 г. Sun выпустила семейство рабочих станций SPARCstation 10, базирующихся на ЦП 8-й версии архитектуры, SuperSPARC (TMS390), совместно разработанном Sun и Texas Instruments. ЦП располагал I-cache размером в 20 Кбайт с пятиканальной ассоциативностью и D-cache размером 16 Кбайт с четырехканальной ассоциативностью, встроенным математическим сопроцессором и работал на тактовых частотах до 50 МГц. Кроме того, готовые системы обычно комплектовались B-cache. Сначала семейство SPARCstation 10 насчитывало четыре модели:

модель 30 с одним 36-МГц ЦП, без B-cache, с 32- Мбайт RAM и 420-Мбайт HDD за 18,5 тыс. долл. США;

модель 41 с одним 40-МГц ЦП, 1-Мбайт B-cache, 32-Мбайт RAM и 420-Мбайт HDD за 25 тыс. долл. США;

модель 52 с двумя 45-МГц ЦП, 1-Мбайт B-cache на каждый, 64-Мбайт RAM и 1-Гбайт HDD за 40 тыс.

модель 54 с четырьмя 45-МГц ЦП, 1-Мбай B-cache на каждый, 64-Мбайт RAM и 1-Гбайт HDD за 58 тыс. долл. США.

Вскоре было выпущено семейство рабочих станций SPARCstation 20, а также модернизирован появившийся в предыдущем году первый многопроцессорный сервер Sun — SPARCserver 600MP.

В 1992 г. вышла спецификация на версию 9 архитектуры (SPARC V9), которая должна была стать полностью 64-бит, но первых ЦП, удовлетворяющих ее требованиям, пришлось ждать еще несколько лет.

Первый ЦП с архитектурой SPARC V9 состоял из четырехстадийного одноконвейерного Е-box с одноконвейерным A-box?, a также из C-box с интерфейсом для 64-Кбайт внешнего унифицированного кэша с прямым отображением. Поскольку в ЦП не был предусмотрен F-box, использовался математический сопроцессор. Тактовая частота ЦП составляла 16 МГц (Sun4-260, Sun-4/280) или 14 МГц (Sun-4/ПО, Sun-4/150). Микросхема была создана совместно компаниями Sun и Fujitsu, изготавливалась на мощностях последней и маркировалась как МВ86900. Ими же была спроектирована микросхема контроллера математического сопроцессора (МВ86910), а сам сопроцессор состоял из двух микросхем — Weitek 1164 и 1165. Другими словами, первый SPARC состоял из четырех отдельных микросхем. Через некоторое время появился новый контроллер и новый сопроцессор к нему — Texas Instruments 8847. Они были применены в Sun-4/260 и Sun-4/280.

В октябре 1992 г. на Microprocessor Forum был официально представлен ЦП microSPARC — удешевленная версия SuperSPARC, также совместной разработки Sun и Texas Instruments. ЦП работал на тактовой частоте 50 МГц, располагал 4-Кбайт I-cache и 2-Кбайт D-cache, а самое главное — встроенным математическим сопроцессором. Этот ЦП предназначался для недорогих рабочих станций, которыми стали сразу же выпущенные SPARCclassic и SPARCstation LX по 4500 и 8000 тыс. долл. США соответственно. В 1993 г. появилась модификация этого ЦП, microSPARC II, с тактовой частотой от 60 МГц, 16-Кбайт I-cache и 8-Кб D-cache без B-cache. На его основе были выпущены популярные рабочие станции SPARCstation Voyager и SPARCstation 5.

В 1989 г. была представлена первая независимая разработка компании Cypress — ЦП 601. Впоследствии подразделение по созданию ЦП SPARC было выделено в дочернюю компанию Ross Technology, которая в мае 1992 г. анонсировала ЦП hyperSPARC. В мае 1993 г. Fujitsu приобрела контрольный пакет компании Cypress, а уже в августе того же года в продажу поступили 55- и 66-МГц версии hyperSPARC. В дальнейшем Ross предлагала разные версии hyperSPARC с тактовой частотой до 200 МГц и выше для модернизации рабочих станций и серверов компании Sun, в частности SPARCstation 10 и 20, а также SPARCserver 600МР. Еще одной оригинальной разработкой компании был SPARCplug — компактный модуль расширения, содержащий до двух ЦП hyperSPARC. ЦП Ross также применялись в некоторых моделях рабочих станций и серверов Sun. Однако к 1998 г. компания столкнулась с серьезными финансовыми проблемами, а после отказа Fujitsu от дальнейших капиталовложений руководству Ross пришлось распродавать активы и закрывать компанию.

Другой фирмой, работавшей над архитектурой SPARC, была Weitek. Кроме выпуска математических сопроцессоров для первых рабочих станций и серверов, в 1993 г. она представила SPARC PowerUP ЦП с тактовой частотой 80 МГц, предназначенный для модернизации Sun SPARCstation 2.

Еще одним важным участником рынка SPARC была HAL Computer Systems, основанная в 1990 г. бывшим инженером IBM Эндрю Хеллером (Andrew Heller), главным разработчиком архитектуры POWER. После согласия Fujitsu финансировать компанию была развернута разработка 64-бит SPARC64. Когда Хеллер ушел из компании (в конце 1993 г.), она стала структурой Fujitsu. В июне 1994 г. был получен первый работоспособный прототип SPARC64, а в феврале 1995 г. на ISSCC он был официально представлен, на три месяца опередив разработку самой Sun. Этот ЦП содержал беспрецедентно большие встроенные I-cache и D-cache — по 128 Кбайт каждый, B-cache отсутствовал. Следующий ЦП, SPARC64 GP, был выпущен в 1998 г. В нем был предусмотрен B-cache (от 2 до 8 Мбайт), процессор работал на более высоких тактовых частотах (до 810 МГц). В октябре 1999 г. на Microprocessor Forum главный разработчик SPARC64 V от HAL Computer Systems Майкл Шебанов (Michael Shebanow) открыл ключевые моменты архитектуры, несколько напоминавшей NetBurst: очень высокие тактовые частоты, кэш команд типа trace cache, очень быстрый 8-Кбайт D-cache. S-cache размером 512 Кбайт предполагалось разделить на сегменты для данных и команд, что было уникальным решением. Ядро ЦП получилось сравнительно большим — 65 млн. транзисторов. При использовании шестислойного 170-нм технологического процесса площадь ядра составила бы 380 мм2. Скорее всего, руководство Fujitsu сочло разработку экономически нецелесообразной, а потому в середине 2001 г. закрыло компанию HAL.

Sun UltraSPARC, 64-бит представитель девятой версии архитектуры, появился в мае 1995 г. Первые ЦП работали на тактовой частоте 143 и 167 МГц. Во втором полугодии к ним добавились версии с частотой 182 и 200 МГц. Е-box и F-box содержали по два девятистадийных конвейера, А-box — только один. Присутствовало 136 физических целочисленных регистров, 16-Кбайт I-cache с двухканальной ассоциативностью и 16-Кбайт D-cache с прямым отображением и сквозной записью. Были предусмотрены 4-Мбайт B-cache, работающий на частоте ядра ЦП, и унифицированный полноассоциативный TLB на 64 записи. Также ЦП располагал блоком предсказания переходов, управляющей таблицей истории переходов на 2048 записей. Процессор работал с 44-бит виртуальным и 41-бит физическим адресным пространством. Был внедрен набор вспомогательных векторных инструкций VIS (Visual Instruction Set), обрабатывавшихся на обоих вещественных конвейерах. Добавилась также поддержка порядка следования байтов little-endian. ЦП изготавливался по четырехслойному 500-нм техпроцессу на мощностях Texas Instruments. Примечательно, что этот ЦП не имел средств внеочередного выполнения команд (забегая вперед, отметим, что это относится ко всем ЦП семейства UltraSPARC и по сей день).

В сентябре 1996 г. Fujitsu объявила о выпуске 32-бит TurboSPARC (MB86907) с тактовой частотой 170 МГц, предназначенного как для модернизации существующих рабочих станций (например, Sun SPARCstation 5), так и для выпуска новых. ЦП содержал I-cache и D-cache размером по 16 Кбайт, поддерживал до 1 Мбайт B-cache, а также отличался низким энергопотреблением (около 7 Вт). Этого удалось добиться благодаря использованию передового 350-пм технологического процесса компании Fujitsu. На момент начала продаж цена составляла 500 долл. США.

Еще в октябре 1995 г. на Microprocessor Forum был анонсирован UltraSPARC II. Тем не менее выпуск этого ЦП затянулся до января 1997 г. Не претерпев почти никаких изменений в функциональной части, этот ЦП, по сути, был модификацией UltraSPARC, изготовленной по новым 350-нм проектным нормам компанией Texas Instruments, что позволило довести тактовые частоты до 300 МГц, а к маю 1998 г. до 360 МГц. Объем B-cache был увеличен до 16 Мбайт. После перехода Texas Instruments на 250-нм техпроцесс и перепроектировки ядра ЦП под его требования тактовые частоты были повышены до 450 МГц в ноябре того же года.

В январе 1998 г. была выпущена модифицированная версия UltraSPARC II — UltraSPARC Hi. В ядро ЦП встроили контроллер оперативной памяти (50-нс EDO DRAM с 64-бит шиной данных и 8-бит каналом ЕСС) и шины PCI 2.1. Процессор выпускался по 350-нм проектным нормам (пять слоев), что позволило достичь тактовой частоты 360 МГц, а с переходом на 250-нм поднять до 480 МГц. В 2000 г. с переходом на 180-нм технологию с алюминиевыми проводниками в ядро ЦП был впервые встроен S-cache (256 Кбайт), B-cache был упразднен, а контроллер оперативной памяти модифицирован для работы с 100-МГц SDRAM. Тактовая частота ЦП достигла 500 МГц. После перехода в 2002 г. на техпроцесс с тем же уровнем детализации и применением медных проводников объем S-cache был увеличен до 512 Кбайт, а тактовые частоты ядра ЦП до 650 МГц. Выпущенный в сентябре 2000 г., UltraSPARC III имел переработанное ядро UltraSPARC. Количество стадий целочисленных конвейеров возросло до 14, вещественных — до 16, число целочисленных конвейеров — до трех (один из конвейеров мог обрабатывать и команды загрузки). Серьезным изменениям подверглась подсистема кэш-памяти: I-cache был увеличен до 32 Кбайт (четырехканальная ассоциативность), а D-cache — до 64 Кбайт (четырехканальная ассоциативность, обратная запись). B-cache объемом до 8 Мбайт состоял из 5-нс микросхем синхронной SRAM с 256-бит каналом данных, причем теги B-cache хранились в ядре ЦП. Для оптимизации работы с B-cache были предусмотрены встроенный 2-Кбайт кэш предварительной выборки и 2-Кбайт кэш записи с четырехканальной ассоциативностью. Встроенный контроллер оперативной памяти SDRAM имел 150-МГц 128-бит шину данных. Ширина системной шины также была 128 бит. ЦП обеспечивал 64-бит виртуальную адресацию и 43-бит физическую. В многопроцессорных конфигурациях применялась топология общей шины (Sun Fireplane, 150 МГц), к которой подключалось до четырех ЦП. Процессор изготавливался по 180-нм проектным нормам, что позволило достичь тактовой частоты 900 МГц, а после перехода на семислойный 130-нм процесс — 1200 МГц. Благодаря широким внешним интерфейсам этот ЦП занял второе (после POWER2) место по числу выходных контактов — 1368.

В октябре 2002 г. на Microprocessor Forum был представлен Fujitsu SPARC64 V. У него совершенно новый дизайн, отличный от одноименного детища Fujitsu HAL Computer Systems. Дело в том, что после поглощения Amdahl Computer в апреле 2002 г. Fujitsu начала разработку собственного SPARC64 V на базе HAL SPARC64 GP.

Fujitsu SPARC64 V довольно сильно отличался от семейства ЦП UltraSPARC, он поддерживал внеочередное выполнение команд, что предполагало совершенно иную функциональную организацию ядра. ЦП имел 11-стадийный двухконвейерный Е-box, 12-стадийный двухконвейерный F-box и 15-стадийный двухконвейерный А-box. Для обеспечения эффективного внеочередного выполнения каждый из конвейеров имел собственный буфер команд (reservation station). Был предусмотрен вспомогательный набор команд VIS. Процессор имел два файла целочисленных регистров: большой архитектурный (160 регистров с одним портом чтения и двумя портами записи) и стандартный основной (32 регистра с восемью портами чтения и двумя портами записи). При переключении задач или вызове подфункции содержание 16 регистров из основного файла копировалось в соответствующие регистры архитектурного файла, а оттуда считывались нужные регистры для новой задачи. Объемы I-cache и D-cache остались теми же, что и у самого первого SPARC64 (по 128 Кбайт), оба с двухканальной ассоциативностью и 64-бит размером строки, a D-cache к тому же был двухпортовым и с возможностью обратной записи. Был добавлен 2-Мбайт S-cache с четырехканальной ассоциативностью и обратной записью, с 64-бит строкой, причем ширина канала данных к нему составляла 256 бит. Для работы с S-cache было предусмотрено два промежуточных буфера: входящий на 16 строк и исходящий на 8. Примечательно, что как S-cache, так и D-cache обладали логикой ЕСС (обычно D-cachc защищается только контролем четности), это отличие было унаследовано от SPARC64 GP. Необычной была и конструкция TLB: для S-cache (страницы данных) было предусмотрено по 1024 записи с двухканальной ассоциативностью для 8- и 4-Кбайт страниц, а для D-cache — 32 полноассоциативных записи для страниц любых размеров. Точно такая же организация была и у TLB команд.

Логика предсказания условных переходов оперировала таблицей истории переходов с четырехканальной го контроллера памяти не было, системная шина (со звездообразной топологией) со 128-бит каналом данных и применением технологии DDR обеспечивала пропускную способность 3,52 Гбайт/с. Процессор работал с 64-бит виртуальным адресным пространством и 43-бит реальным. ЦП изготавливался по 130-нм технологии SOI (восемь слоев) с медными проводниками, тактовая частота составила 1350 МГц, а после перехода на десятислойную 90-нм SOI-технологию увеличилась до 2 ГГц (одновременно объем S-cache был увеличен до 4 Мбайт).

В 2003 г. была выпущена модификация UltraSPARC III, оборудованная 1-Мбайт S-cache с четырехканальной ассоциативностью и обратной записью — С IIIi. Встроенный контроллер оперативной памяти был также модернизирован и позволил использовать DDR SDRAM. Был реализован новый тип системной шины (JBus, от 150 до 200 МГц) и внедрен контроллер шины PCI. Процессор изготавливался по 130-пм технологии (семь слоев с медными проводниками), а впоследствии и по 90-нм. Тактовые частоты ядра ЦП — до 1600 МГц.

В феврале 2004 г. появился двухъядерный вариант UltraSPARC III — UltraSPARC IV. Ядра существенно не изменились, но контроллер оперативной памяти, системный интерфейс и контроллер B-cache были общими для двух ядер, что необходимо для сохранения совместимости с UltraSPARC III. Изначально изготавливаемый по 130-нм технологическому процессу ЦП работал на тактовой частоте до 1200 МГц. После перехода на 90-нм процесс тактовая частота возросла до 1350 МГц.

Будущее семейства UltraSPARC туманно — в апреле 2004 г. разработка UltraSPARC V была остановлена, а большая часть его разработчиков уволена. Не ясны и перспективы ожидаемого в конце этого года двухъядерного UltraSPARC IV+ (Panther).

Что касается архитектуры SPARC в целом, то ее будущее связано с двумя примечательными проектами в области аппаратных средств — процессорами нового поколения Niagara и Rock.

Процессор Niagara и системы на его базе должны быть представлены в конце 2005, либо в самом начале 2006 года. На практике он выглядит следующим образом — 90 нм технология производства, восемь полноценных самостоятельных ядер на кристалле, каждое ядро способно исполнять до четырех вычислительных потоков одновременно. Итого в одном кристалле пользователям доступно 32 «виртуальных» процессора, способных выполнять возложенные на них задачи не хуже реальных физических устройств. Высокая степень интеграции позволила разместить на самом кристалле контроллер памяти стандарта DDR2 и четыре контроллера Gigabit Ethernet. По предварительным данным первые образцы будут функционировать на частоте 1,2 ГГц при тепловыделении на уровне примерно 50 Вт. В дальнейшем предполагается значительно поднять тактового частоту процессора. Проект Niagara принципиально одно процессорное решение. В значительной степени это связано с желанием Sun отработать на этом этапе заложенные в основу Niagara принципы организации еще и межпроцессорных взаимодействий. В следующем поколении, известном под условным именем Niagara 2, предполагается реализовать необходимые для построения SMP-систем компоненты. Niagara в некотором роде специализированный процессор — он разрабатывался с учетом результатов исследований об особенностях работы многопоточных приложений и наилучшим образом подходит для построения серверных систем, ориентированных на предоставление сетевых сервисов. Стоит отметить, что по информации предоставленной Sun, процессор Niagara будет ориентирован на использование в массовых системах нижнего ценового уровня, цена которых будет сравнима или даже ниже аналогичных по функциональности систем, построенных на базе платформы х86.

Микропроцессор Rock, появление которого намечено на 2008 год, представляет собой дальнейшее развитие идей, реализованных в проекте Niagara, однако в этой реализации «центр тяжести» перенесен на построение серверных систем занятых интенсивной обработкой данных, для чего в архитектуре сделаны соответствующие изменения.

MIPS

MIPS — старейшая из существующих сегодня RISC-архитектур. Ее основы были заложены в 1981 г. во время работы над одноименным проектом в Стэнфордском университете, руководителем которого был Джон Хеннесси (John Hennessy). MIPS — это аббревиатура от Microprocessor without Interlocked Pipeline Stages, т. е. микропроцессор без блокированных стадий конвейеров. Суть архитектуры следует из названия — в ней реализована идея оптимизации работы конвейеров благодаря упрощению набора команд.

Современные ЦП выполняют команды самого разного назначения, причем многие из них просты и могут быть выполнены за один такт. Но некоторые команды, например, целочисленное умножение или деление, а также часть вещественных, например вычисление квадратного корня, требуют большого числа процессорных тактов. Когда такая команда выполняется, логика планировщика ЦП должна приостановить (блокировать) подачу на конвейер других команд. Разработчики архитектуры MIPS решили исключить из логики ЦП все команды, которые не могли быть выполнены за один такт.

Это, разумеется, не означает, что ЦП архитектуры MIPS не в состоянии выполнять сложные операции, просто расчеты будут выполняться при помощи серии более простых команд. Это также не означает, что такие ЦП окажутся малоэффективными и непроизводительными: например, архитектура Alpha тоже не предусматривала аппаратное выполнение целочисленного деления, но ЦП этой архитектуры долгое время были эталоном производительности. Пожертвовав быстродействием на некоторых операциях, разработчики получили простое и легко синхронизируемое ядро, предоставляющее возможность добиться высоких тактовых частот, увеличить количество конвейеров ФУ, реализовать более мощные блоки предсказания переходов и увеличить объемы интегрируемой кэш-памяти.

В 1984 г. Хеннесси, уверенный в коммерческом успехе своего мероприятия, уходит из Стенфорда и основывает MIPS Computer Systems. Первым MIPS-процессором стал выпущенный в начале 1986 г. 32-бит R2000 с тактовой частотой 8 МГц, состоящий из 110 тыс. транзисторов и изготавливаемый по 2-мкм технологическому процессу. Логика F-box отсутствовала (что неудивительно, учитывая количество транзисторов в ядре ЦП), к ЦП подключался математический сопроцессор R2010.

В 1988 г. вышел доработанный вариант процессора R3000, работающий в многопроцессорном режиме при почти том же количестве транзисторов. Он также дополнялся математическим сопроцессором R3010.

В феврале 1991 г. MIPS анонсировала свой ЦП следующего поколения — 64-бит R4000 со встроенным математическим сопроцессором. Его тактовая частота составила 100 МГц, первые партии ЦП были отгружены в марте 1992 г. Таким образом, именно MIPS стала первой 64-бит архитектурой, опередив DEC Alpha. Для обеспечения требуемой нагрузки на конвейеры ФУ при работе на столь высоких тактовых частотах в ядро были впервые встроены 8-Кбайт I-cache и D-cache, предусмотрен внешний B-cache объемом до 1 Мбайт. ЦП получился далеко не таким доступным по цене, как R2000 и R3000 — реализация 64-бит команд и встроенного кэша потребовала 1,35 млн. транзисторов, а площадь ядра составила 213 мм2.

Длина целочисленного конвейера была увеличена до восьми стадий, тогда это считалось очень длинным конвейером. ЦП изготавливался по весьма совершенному в то время 800-нм процессу и обладал максимальной рассеиваемой мощностью 15 Вт (для сравнения: у R3000 значение соответствующей характеристики 4 Вт). В мае 1993 г. компания объявила о выпуске R4400, доработанного варианта R4000. Он отличался вдвое увеличенными I-cache и D-cache, а также исправлением ошибок 64-бит режима. Количество транзисторов возросло до 2,3 млн.

К началу 1990-х гг. у компании начались финансовые проблемы, и R4000 мог оказаться последней разработкой компании. В марте 1992 г. Silicon Graphics — основной потребитель ЦП MIPS — объявила о своем намерении купить компанию. MIPS Computer Systems стала дочерней компанией Silicon Graphics и была переименована в MIPS Technologies. С этого момента компания занимается исключительно исследованиями, разработкой ЦП и лицензированием своих разработок.

В июне 1994 г. MIPS анонсирует свой первый ЦП с целочисленной суперскалярностью — R8000, который располагал двухконвейерными Е-box и А-box, 16-Кбайт I-cache с прямым отображением и двухпортовым 16-Кбайт D-cache с прямым отображением и сквозной записью. Также присутствовал кэш условных переходов на 1024 записи. Двухконвейерный F-box был вынесен во внешний сопроцессор (R8010). Ни I-cache, ни D-cache не поддерживали никаких алгоритмов определения и коррекции ошибок. Подсистема S-cache состояла из микросхемы контроллера, двух логических банков S-тегов и двух логических банков синхронного S-cache (в обоих случаях по одному на четные и нечетные адреса). В итоге объем S-cache с четырехканальной ассоциативностью и обратной записью мог достигать 16 Мбайт. Двухпортовый трехканальный унифицированный TLB позволял хранить 384 записи.

Оба целочисленных конвейера имели по одному вычислительному блоку для простых команд, а также блок смещений и блок умножения-деления, которые были общими для обоих конвейеров. Файл целочисленных регистров располагал девятью портами чтения и четырьмя портами записи. R8000, R8010 и контроллер S-cache использовали общую 80-бит шину TBus, работающую на частоте ЦП. Системная шина ЦП со 128-бит каналом данных и 40-бит каналом адресов также работала на частоте ЦП.

R8000 и R8010 состояли из 2,8 и 0,8 млн. транзисторов соответственно, изготавливались по 500-нм проектным нормам (три слоя), что позволило достичь тактовой частоты 75МГц, которая год спустя была повышена до 90 МГц. Несмотря на столь невысокие тактовые частоты, R8000 и R8010 демонстрировали сравнительно неплохую производительность. Например, рабочая станция Silicon Graphics Power Indigo2 (75-МГц R8000 и R8010 с 2-Мбайт B-cache) по результатам SPECfp92 не уступала DEC 3000 Model 900 (275-МГц 21064А с 2-Мбайт B-cache), а по SPECint92 — была на 47% медленнее.

В марте 1996 г. компания выпускает R10000, анонсированный еще в октябре 1994 г. Основываясь на R4000, но учитывая наработки R8000 и преимущества внедрения внеочередного выполнения команд с переименованием регистров, компания создала ЦП, послуживший основой для всех ее последующих разработок вплоть до наших дней. Все поступающие в ЦП команды (по четыре за такт) немедленно проходили процедуру предварительного декодирования и сортировки, в ходе которой к ним добавлялось по четыре дополнительных байта, и в таком виде они помещались в 32-Кбайт 1-cache с двухканальной ассоциативностью. Для предсказания переходов использовалась таблица истории, состоящая из 512 двухбитовых записей. I-box проводил выборку и декодирование команд из I-cache со скоростью четыре команды за такт, после чего они направлялись в очереди емкостью по 16 команд, по одной очереди на Е-box (пять стадий, два конвейера), F-box (семь стадий, два конвейера) и А-box (один шестистадийный конвейер).

Для успешной работы алгоритмов внеочередного выполнения и переименования регистров имелось два файла регистров по 64 записи в каждом. Файл целочисленных регистров располагал 12 портами чтения и четырьмя портами записи, а файл вещественных регистров — 16 и четыре соответственно. Оба целочисленных конвейера полнофункциональны, но только первый может выполнять команды смещения, а второй — умножения и деления. Первый вещественный конвейер рассчитан на простые арифметические операции, а второй — на команды умножения, деления и извлечения квадратного корня. Почти все целочисленные команды (кроме умножения и деления) выполнялись за один такт, а почти все вещественные (кроме умножения, деления и вычисления квадратного корня) — за три такта. Выборка данных производилась из 32-Кбайт D-cache с двухканальной ассоциативностью, предусмотрен также 16-Мбайт B-cache с двухканальной ассоциативностью и 128-бит каналом данных, работающего со скоростью от 1/3 до полной частоты ядра ЦП.

Емкость унифицированного TLB — 64 записи. Также была реализована новая 64-бит системная шина (Avalanche), работающая со скоростью от 1/4 до полной частоты ядра ЦП, с мультиплексированием каналов данных и адресов, выполняющая до восьми одновременных операций.

Был предусмотрен многопроцессорный режим — топология общей шины, до четырех ЦП. R10000 совместим с набором команд MIPS V, используемым для векторизации вещественных расчетов путем одновременной обработки двух 32-бит чисел одинарной точности в любом вещественном регистре, а также MDMX (MIPS Digital Media Extension, аналог Intel MMX) для векторизации целочисленных вычислений, с позиционированием новых регистров на существующие вещественные.

Процессор изготавливался по 350-нм технологии на мощностях NEC и Toshiba, содержал 0,8 млн. транзисторов и работал с тактовой частотой до 180 МГц.

В ноябре 1998 г. вышла модификация R12000, перепроектированная под 250-нм техпроцесс. Размер таблицы истории переходов был увеличен до 2048 записей, некоторые изменения были внесены также в логику I-box и С-box. Количество транзисторов возросло до 7,15 млн., тактовые частоты были подняты до 300 МГц и выше. В дальнейшем производство перешло на 180-нм техпроцессы.

В 2001 г. был выпущен процессор R14000 — практически R12000, перепроектированный под 130-нм проектные нормы, с увеличенной до 600 МГц тактовой частотой. Выпущенный в 2002 г. R16000 отличался лишь удвоенными размерами I-cache и D-cache, а также возросшей до 700 МГц тактовой частотой вследствие перехода на 110-нм проектные нормы.

В настоящее время MIPS Technologies — уже не дочерняя компания Silicon Graphics. После катастрофического падения объемов продаж рабочих станций и серверов на архитектуре MIPS в конце 1990-х гг. Silicon Graphics пришлось обратить внимание на более производительные и перспективные архитектуры. Silicon Graphics предлагает спектр серверных решений на основе архитектуры Itanium (модельный ряд Altix), а выпуск продукции архитектуры MIPS постепенно сворачивается. В 1998-2000 гг. MIPS Technologies получила свободу действий, а на сегодня ее источником дохода являются лицензионные отчисления от все еще выпускаемых ЦП архитектуры MIPS (преимущественно 32-бит встраиваемых), а также прибыль от контрактных проектировочных работ. Сегодня ЦП архитектуры MIPS можно встретить в самых неожиданных местах: от серверов и рабочих станций до сетевых маршрутизаторов (преимущественно компании Cisco Systems) и игровых приставок.

IBM POWER

История архитектуры POWER (Performance Optimisation With Enhanced RISC, оптимизация производительности с расширенным RISC) началась в 1970-х гг., когда Джон Кок (John Соске) из Исследовательского центра Томаса Дж. Ватсона возглавил работу над проектом по разработке самого первого RISC ЦП (хотя собственно термины RISC и CISC происходят из Университета Беркли). Изначально специалисты просто изучали работу мэйнфреймов IBM типа System/370 с целью их оптимизации. Но в ходе исследований появилась идея о создании ЦП с компактным ядром, способным работать на высоких тактовых частотах. Были начаты работы в этом направлении, и в 1977 г. появился IBM 801. Этот ЦП применялся во многих типах компьютерной техники IBM как универсальный вспомогательный контроллер, а после основательной доработки дал начало новой архитектуре.

В 1990 г. IBM начала поставки рабочих станций семейства RS/6000 (RISC System/6000), в основе которых 32-бит ЦП POWER1 с тактовой частотой от 20 до 30 МГц. Этот суперскалярный ЦП состоял из трех микросхем: процессора целочисленной логики с 8-Кбайт I-cache, математического сопроцессора и блока предсказания условных переходов (в сумме около 0,8 млн. транзисторов). Был предусмотрен внешний D-cache объемом 32 или 64 Кбайт. Набор команд этого ЦП содержал свыше 100 инструкций, что было довольно много для представителя подхода RISC, поэтому иногда архитектуру POWER считают чем-то средним между «настоящими» RISC и «классическими» CISC.

Этот ЦП дал начало семейству PowerPC, разрабатываемому альянсом IBM, Motorola и Apple Computer. ЦП этого семейства применялись во многих персональных компьютерах, рабочих станциях (Apple Power Macintosh или PowerMac) и даже в некоторых серверах. Далее речь пойдет о разработках IBM для ее собственных нужд, т. е. ЦП семейства POWER, хотя родственность архитектур POWER и PowerPC сохраняется до сих пор.

В 1993 г. был выпущен POWER2. Примечательно, что рабочие станции и серверы на его основе продавались вплоть до 1998 г. Это лишний раз свидетельствует о том, что инженеры IRM создали удачную и сбалансированную архитектуру. POWER2 содержал два целочисленных конвейера, два вещественных и два для обработки условных и безусловных переходов. Физически POWER2 состоял из восьми микросхем в одном общем корпусе):

ICU (Instruction Cache Unit) — I-cache, I-box и логика обработки переходов,

FXU (FiXed-Point Unit) — E-box,

FPU (Floating-Point Unit) — F-box,

четыре DCUs (Data Cache Units) — D-cache, а также контроллер линий данных шины памяти,

SCU (Storage Control Unit) — контроллер управляющих и адресных линий шины памяти, а также периферийной шины.

Связь между ICU, FXU и SCU обеспечивала скоростная внутрипроцессорная шина, ширина канала данных шины памяти составляла 256 бит (если точнее, то по 64 бита данных и 8 бит для ЕСС на каждый DCU). Контроллер оперативной памяти был интегрирован в ЦП. Ширина связующего канала между четырьмя DCU и I-box составляла 128 бит, Е-box — 64 бита, F-box — 256 бит. I-box, E-box и F-box содержали по два конвейера. Объем I-cache с двухканальной ассоциативностью составлял 32 Кбайт, а трехпортового D-cache с четырех-канальной ассоциативностью и обратной записью — 256 Кбайт (по 64 Кбайт в каждом DCU). D-cache позволял одновременно выполнять до двух операций со стороны ФУ (чтение или запись) и одну операцию со стороны оперативной памяти. DCU работали на утроенной частоте ЦП. ICU производил выборку восьми команд за такт из I-cache и размещал их в очереди FXU и FPU (емкостью по восемь команд каждая), кроме тех команд, которые обрабатывал сам. FXU содержал два синхронизирующихся файла целочисленных регистров, по одному на каждый конвейер, с четырьмя портами чтения и четырьмя портами записи у каждого. Файлы состояли из 32 регистров по 32 бит. Целочисленные конвейеры были неоднородны — только один из них мог выполнять команды умножения и деления, но оба выполняли функции адресных.

Блок TLB команд с двухканальной ассоциативностью содержал 128 записей, a TLB данных — 512 (ассоциативность также двухканальная). FPU поддерживал технику переименования регистров, а поэтому в его файле их было предусмотрено 54 (вместо 32, согласно спецификации на архитектуру) 64-бит регистра. Связь с периферийными устройствами обеспечивал блок SCU, для этого использовалась 10-МГц шина MCA (Micro-Channel Architecture). В итоге изготавливаемый по 720-нм проектным нормам ЦП состоял из 23,04 млн. транзисторов и имел суммарную площадь 1217 мм2. Первые модификации работали на тактовой частоте от 55 до 71 МГц. Количество контактов на корпусе ЦП побило все существующие рекорды — 3181.

В 1996 г. инженеры IBM модифицировали POWER2. Так как к тому времени был доступен пятислойный 290-им техпроцесс, гораздо более совершенный по сравнению с четырехслойным 450-нм, использовавшимся поначалу, то появилась возможность реализовать все блоки в одной микросхеме — это позволяло увеличить максимальную тактовую частоту. Этот ЦП получил наименование P2SC (POWER2 Single Chip). Из изменений в функциональной части можно отметить вдвое уменьшенные размеры D-cache и TLB данных (очевидно, вынужденный шаг, ведь возможности нового техпроцесса были отнюдь не безграничны). Так как ЦП был выпущен на рынок с тактовой частотой 135 МГц, то частоту шины памяти пришлось зафиксировать на 1/2 частоты ЦП. Количество транзисторов составило 15 млн., из них 9,3 млн. приходилось на I-cache и D-cache. Площадь ядра 335 мм2, т. е. значительно меньше, чем оригинального POWER2, а количество контактов сократилось до 1088. P2SC использовался при постройке суперкомпьютера IBM SP2, содержащего до 512 ЦП и до 1 Тбайт оперативной памяти.

Так как ядро POWER2 не смогло достичь тактовой частоты выше 160 МГц, то при разработке POWER3 за основу было взято ядро массового PowerPC 620. Существенных изменений в него не вносилось, так как производительность PowerPC 620 была достаточно высокой. В ядро добавили по одному вещественному и адресному конвейеру, увеличили количество регистров переименования и очередей команд. ЦП мог работать с обоими наборами команд — PowerPC и POWER, a целочисленная и адресная логика была расширена до 64-бит. Кроме того, как и PowerPC 620, этот ЦП допускал внеочередное выполнение команд.

ЦП располагал восемью конвейерами: тремя целочисленными (двумя простыми и одним комплексным), двумя вещественными, двумя адресными и одним для логики переходов. Было предусмотрено два синхронизируемых файла целочисленных регистров (по 48 записей), а также файл вещественных регистров на 56 записей. Объем I-cache со 128-канальной ассоциативностью составлял 32 Кбайт, a D-cache со 128-канальной ассоциативностью и обратной записью — 64 Кбайт. TLB команд и данных хранили по 128 записей, также присутствовала таблица истории переходов на 2048 записей и кэш адресов переходов на 256 записей. B-cache, работающий на тактовой частоте 200 МГц, подключался через выделенный 256-бит канал данных. Ширина системной шины составила 128 бит, а тактовая частота — 100 МГц. ЦП изготавливался по гибридному технологическому процессу с 250-нм транзисторами и 350-нм слоями металлизации и содержал 15 млн. транзисторов (площадь составляла 270 мм2). Первые ЦП работали на частоте 200 МГц, но с переходом на 180-нм техпроцесс SO1 с медными проводниками она была существенно повышена.

Первые новости о POWER4 разошлись по миру с Microprocessor Forum, который проходил в октябре 1999 г. Вслед за объявлением о, скором выходе Merced, сделанным Intel, компания IBM намекнула о явном нежелании переходить на архитектуру VLIW в обозримом будущем и анонсировала свой двухъядерный POWER4. По сути, этот ЦП представлял собой два модифицированных ядра POWER3, универсальный коммутатор, 1,44 Мбайт восьмиканального многопортового S-cache с обратной записью и вспомогательные устройства, собранные на одной кремниевой подложке. Объем I-cache с двухканальной ассоциативностью составил 64 Кбайт, а

D-cache с четырехканальной ассоциативностью и обратной записью — 32 Кбайт. D-cache был трехпортовым и позволял выполнить одновременно две операции чтения и одну — записи. Объем B-cache с восьмиканальной ассоциативностью и обратной записью мог достигать 32 Мбайт, а его теги хранились непосредственно на подложке ЦП (для гораздо более быстрого доступа). По четыре таких ЦП объединялись в один процессорный модуль. Оба ядра разделяли между собой целую серию шин:

две 128-бит однонаправленные к B-cache и далее к оперативной памяти (работавшие на l/3 тактовой частоты ЦП),

шесть 128-бит однонаправленных для связи с двумя соседними ЦП в пределах своего процессорного модуля (работавшие на 1/2 тактовой частоты ЦП),

две 64-бит однонаправленные для связи с ЦП в соседних модулях,

две 32-бит однонаправленные для связи с периферийными контроллерами.

В пределах модуля процессоры соединялись между собой по кольцевой топологии, причем размещались на пластине модуля под углом в 90° друг к другу.

Таким образом, в одном процессорном модуле содержалось четыре ЦП (восемь ядер), а также четыре микросхемы B-cache. Непосредственно могло быть связано четыре процессорных модуля, вместе составлявших основу системы с 16 двухъядерными ЦП. Выпущенный в 2001 г. ЦП изготавливался по 180-нм технологии SOI с медными проводниками, состоял из 174 млн. транзисторов и работал на тактовой частоте в 1 ГГц, а позже были представлены и более скоростные версии. Энергопотребление одного процессорного модуля превышало 1 кВт. Впоследствии был выпущен POWER4+ — модификация процессора, изготовленная по 130-нм проектным нормам SOI (восьмислойный), содержавшая уже 184 млн. транзисторов при площади ядра ЦП в 267 мм2 и работавшая на тактовой частоте до 1,9 ГГц.

В октябре 2003 г. на Microprocessor Forum был представлен POWER5, доработанный вариант POWER4. Наиболее важным отличием была внутриядерная многопоточность, которая моделировала два логических ядра из одного физического методами, несколько напоминающими Intel Hyper-Threading. Объем S-cache был увеличен до 1,92 Мбайт, а его ассоциативность — до десяти каналов. Был существенно модифицирован и внутри-процессорный коммутатор, благодаря чему все внутри-модульные шины стали работать на полной частоте ЦП, а междумодульные — на 1/2 частоты ЦП. Встроенный контроллер памяти стал совместим не только с DDR SDRAM, но и с DDR2 SDRAM.

POWER5 изготавливался по тому же техпроцессу, что и POWER4+, содержал 276 млн. транзисторов при общей площади ядра ЦП 389 мм2 и работал на тактовой частоте до 1,9 ГГц. Как и POWER4 с POWER4+ в свое время, POWER5 стал процессором с самым большим количеством контактов — 5370.

Подводя итоги, хотелось бы заметить, что у IBM есть действительно отличный серверный и суперкомпьютерный ЦП, пригодный для широкого круга задач. Сожаление может вызывать лишь нежелание компании IBM поставлять его независимым сборщикам и интеграторам, ограничившись продвижением массового PowerPC 970.

Заключение

В начале 1990-х гг. рынок оказался фактически поделен между компьютерной техникой на основе ЦП х86-архитектуры и производительными, но дорогими рабочими станциями на различных RISC-архитектурах. По результатам продаж за 1992-й г. рынок рабочих станций выглядел так:

РА-RISC — 31%;

SPARC — 25%;

MIPS — 20%;

POWER — 12%;

остальные — 12%.

С ростом популярности и производительности решений на основе архитектуры Intel x86 параллельно со снижением их цены сложилась ситуация, в которой доля рынка рабочих станций на основе «настоящих» RISC-архитектур сократилась до нерентабельного минимума, что привело к окончательному смещению приоритетов разработчиков этих архитектур в сторону серверов и суперкомпьютеров. Как видим, многие из этих RISC-архитектур уже остановились в своем развитии и их исчезновение — вопрос времени. Прекратилась разработка DEC Alpha и HP PA-RISC, будущее MIPS на рынке серверов и рабочих станций весьма сомнительно, IBM POWER (если не принимать во внимание PowerPC) позиционируется почти исключительно на рынок дорогих высокопроизводительных серверов, a Sun SPARC явно переживает не лучшие времена. Пожалуй, наилучшие перспективы у Itanium 2, разрабатываемого совместно Intel и HP.

Совсем недавно Sun приоткрыла завесу тайны над проектами процессоров нового поколения с кодовыми наименованиями Niagara и Rock.

Процессор Niagara и системы на его основе должны быть представлены в конце 2005 или начале 2006 г. На практике он выглядит так: 90-нм технология, восемь полноценных самостоятельных ядер на кристалле, каждое ядро способно исполнять до четырех вычислительных потоков одновременно. Итак, в одном кристалле пользователям доступно 32 «виртуальных» процессора. Высокая степень интеграции позволила разместить на кристалле контроллер памяти DDR2 и четыре контроллера Gigabit Ethernet. По предварительным данным, первые образцы будут функционировать на частоте 1,2 ГГц при тепловыделении на уровне примерно 50 Вт. В дальнейшем предполагается значительно поднять тактового частоту процессора. Проект Niagara — принципиально однопроцессорное решение. В значительной степени это связано с желанием Sun отработать на этом этапе заложенные в основу Niagara принципы организации многопоточности, не отвлекая усилия на организацию еще и межпроцессорных взаимодействий. В следующем поколении, известном под условным именем Niagara 2, предполагается реализовать необходимые для построения SMP-систем компоненты. Niagara в некотором роде специализированный процессор — он разрабатывался с учетом результатов исследований об особенностях работы многопоточных приложений и наилучшим образом подходит для построения серверных систем, ориентированных на предоставление сетевых услуг. Отметим, что, по информации, предоставленной Sun, процессор Niagara будет ориентирован на использование в массовых системах нижнего ценового уровня, цена которых будет сравнима или даже ниже аналогичных по функциональности систем, построенных на базе платформы х86.

Микропроцессор Rock, появление которого намечено на 2008 г., представляет собой дальнейшее развитие идей, реализованных в проекте Niagara, однако в этой реализации «центр тяжести» перенесен на построение серверных систем, занятых интенсивной обработкой данных, для чего в архитектуру внесены соответствующие изменения.

Список литературы

Журнал Upgrade4_08_05

Динамические структуры данных: списки

Введение

В языках программирования (Pascal, C, др.) существует и другой способ выделения памяти под данные, который называется динамическим. В этом случае память под величины отводится во время выполнения программы. Такие величины будем называть динамическими. Раздел оперативной памяти, распределяемый статически, называется статической памятью; динамически распределяемый раздел памяти называется динамической памятью (динамически распределяемой памятью).

Использование динамических величин предоставляет программисту ряд дополнительных возможностей. Во-первых, подключение динамической памяти позволяет увеличить объем обрабатываемых данных. Во-вторых, если потребность в каких-то данных отпала до окончания программы, то занятую ими память можно освободить для другой информации. В-третьих, использование динамической памяти позволяет создавать структуры данных переменного размера.

Работа с динамическими величинами связана с использованием еще одного типа данных — ссылочного типа. Величины, имеющие ссылочный тип, называют указателями.

Указатель содержит адрес поля в динамической памяти, хранящего величину определенного типа. Сам указатель располагается в статической памяти.

Адрес величины — это номер первого байта поля памяти, в котором располагается величина. Размер поля однозначно определяется типом.

Далее будем более подробно обсуждать указатели и действия с ними в языке Pascal, примеры будем приводить на Pascal и C.

Величина ссылочного типа (указатель) описывается в разделе описания переменных следующим образом:

 Var : ^;

Вот примеры описания указателей:

Type Mas1 = Array[1..100] Of Integer;

Var  P1 : ^Integer;

 P2 : ^String;

 Pm : ^Mas1;

Здесь P1 — указатель на динамическую величину целого типа; P2 — указатель на динамическую величину строкового типа; Pm — указатель на динамический массив, тип которого задан в разделе Type.

Сами динамические величины не требуют описания в программе, поскольку во время компиляции память под них не выделяется. Во время компиляции память выделяется только под статические величины. Указатели — это статические величины, поэтому они требуют описания.

Каким же образом происходит выделение памяти под динамическую величину? Память под динамическую величину, связанную с указателем, выделяется в результате выполнения стандартной процедуры NEW. Формат обращения к этой процедуре:

 NEW();

Считается, что после выполнения этого оператора создана динамическая величина, имя которой имеет следующий вид:

  := ^

Пусть в программе, в которой имеется приведенное выше описание, присутствуют следующие операторы:

 NEW(P1); NEW(P2); NEW(Pm);

После их выполнения в динамической памяти оказывается выделенным место под три величины (две скалярные и один массив), которые имеют идентификаторы:

P1^, P2^, Pm^

Например, обозначение P1^ можно расшифровать так: динамическая переменная, на которую ссылается указатель P1.

Дальнейшая работа с динамическими переменными происходит точно так же, как со статическими переменными соответствующих типов. Им можно присваивать значения, их можно использовать в качестве операндов в выражениях, параметров подпрограмм и пр. Например, если переменной P1^ нужно присвоить число 25, переменной P2^ присвоить значение символа «Write», а массив Pm^ заполнить по порядку целыми числами от 1 до 100, то это делается так:

 P1^ := 25;

 P2^ := ‘Write’;

 For I := 1 To 100 Do Pm^[I] := I;

Кроме процедуры NEW значение указателя может определяться оператором присваивания:

  := ;

В качестве ссылочного выражения можно использовать

указатель;

ссылочную функцию (т.е. функцию, значением которой является указатель);

константу Nil.

Nil — это зарезервированная константа, обозначающая пустую ссылку, т.е. ссылку, которая ни на что не указывает. При присваивании базовые типы указателя и ссылочного выражения должны быть одинаковы. Константу Nil можно присваивать указателю с любым базовым типом.

До присваивания значения ссылочной переменной (с помощью оператора присваивания или процедуры NEW) она является неопределенной.

Ввод и вывод указателей не допускается.

Рассмотрим пример. Пусть в программе описаны следующие указатели:

 Var  D, P : ^Integer;

  K : ^Boolean;

Тогда допустимыми являются операторы присваивания  

 D := P; K := Nil;

поскольку соблюдается принцип соответствия типов. Оператор K := D ошибочен, т.к. базовые типы у правой и левой части разные.

Если динамическая величина теряет свой указатель, то она становится «мусором». В программировании под этим словом понимают информацию, которая занимает память, но уже не нужна.

Представьте себе, что в программе, в которой присутствуют описанные выше указатели, в разделе операторов записано следующее:

NEW(D); NEW(P);

{Выделено место в динамической памяти под две целые переменные. Указатели получили соответствующие значения}

D^ := 3; P^ := 5;

{Динамическим переменным присвоены значения}

P := D;

{Указатели P и D стали ссылаться на одну и ту же величину, равную 3}

WriteLn(P^, D^); {Дважды напечатается число 3}

Таким образом, динамическая величина, равная 5, потеряла свой указатель и стала недоступной. Однако место в памяти она занимает. Это и есть пример возникновения «мусора». На схеме показано, что произошло в результате выполнения оператора P := D.

В Паскале имеется стандартная процедура, позволяющая освобождать память от данных, потребность в которых отпала. Ее формат:

 DISPOSE();

Например, если динамическая переменная P^ больше не нужна, то оператор

 DISPOSE(P)

удалит ее из памяти. После этого значение указателя P становится неопределенным. Особенно существенным становится эффект экономии памяти при удалении больших массивов.

В версиях Турбо-Паскаля, работающих под операционной системой MS DOS, под данные одной программы выделяется 64 килобайта памяти (или, если быть точнее, 65520 байт). Это и есть статическая область памяти. При необходимости работать с большими массивами информации этого может оказаться мало. Размер динамической памяти — много больше (сотни килобайт). Поэтому использование динамической памяти позволяет существенно увеличить объем обрабатываемой информации.

Следует отчетливо понимать, что работа с динамическими данными замедляет выполнение программы, поскольку доступ к величине происходит в два шага: сначала ищется указатель, затем по нему — величина. Как это часто бывает, действует «закон сохранения неприятностей»: выигрыш в памяти компенсируется проигрышем во времени.

Пример. Дан текстовый файл размером не более 64 Кб, содержащий действительные числа, по одному в каждой строке. Переписать содержимое файла в массив, разместив его в динамически распределяемой памяти. Вычислить среднее значение элементов массива. Очистить динамическую память. Создать целый массив размером 10000, заполнить его случайными целыми числами в диапазоне от –100 до 100 и вычислить его среднее значение.

{Язык Turbo Pascal}

Program Srednee;

Const NMax = 10000;

Type Diapazon = 1..NMax;

MasInt = Array[Diapazon] Of Integer;

MasReal = Array[Diapazon] Of Real;

Var PIint : ^MasInt; PReal : ^MasReal;

I, Midint : longInt; MidReal : Real; T : Text; S : string;

Begin

Write(‘Введите имя файла: ‘); ReadLn(S);

Assign(T, S); Reset(T); MidReal := 0; MidInt := 0;

Randomize;

NEW(PReal); {Выделение памяти под вещественный массив}

{Ввод и суммирование вещественного массива}

While Not Eof (T) Do

Begin ReadLn(T, PReal^[I]); MidReal := MidReal + PReal^[I] End;

DISPOSE(PReal); {Удаление вещественного массива}

NEW(PInt); {Выделение памяти под целый массив}

{Вычисление и суммирование целого массива}

For I := 1 To NMax Do

Begin PInt^[I] := -100 + Random(201); MidInt := MidInt + PInt^[I] End;

{Вывод средних значений}

WriteLn(‘среднее целое равно: ‘, MidInt Div NMax);

WriteLn(‘среднее вещественное равно: ‘, (MidReal / NMax) : 10 : 6)

End.

// Язык C++

#include < stdio.h >

#include < time.h >

#include < stdlib.h >

#include < iostream.h >

#define NMax 10000

typedef int MasInt;

typedef float MasReal;

MasInt *PInt; MasReal *PReal;

int I, n, MidInt; float MidReal; char S[255];

FILE *t; char *endptr;

void main()

{     cout > S;

     t=fopen(S, «r»);

     MidReal = 0; MidInt = 0;

     randomize(); I=0;

     /*Выделение памяти под вещественный массив*/

     PReal = (MasReal*) malloc (sizeof(MasReal));

     /*Ввод и суммирование вещественного массива*/

     while (!feof(t))

      {fgets(S, 255, t); // вводим из файла строку

       PReal[I] = strtod(S, &endptr); // преобразуем введенную строку в вещественное число

MidReal += PReal[I]; I++;}

     n=I+1;

     free (PReal); /*Удаление вещественного массива*/

     PInt = (MasInt*) malloc(sizeof(MasInt)); /*Выделение памяти под целый массив*/

     /* Вычисление и суммирование целого массива */

     for (I=0; I < NMax; I++)

      { PInt[I] = -100 + random(201);

 MidInt += PInt[I];}

     /*Вывод средних значений*/

     cout Next=First; First=Vsp;

return First;

}

Zveno *Iz_Nachala(Zveno *First)

{ Zveno *Vsp;

Vsp=First->Next;

free(First);

return Vsp;

}

Zveno *V_Spisok(Zveno *Pred, BT X)

{ Zveno *Vsp;

       Vsp = (Zveno *) malloc(sizeof(Zveno));

       Vsp->Inf=X;

       Vsp->Next=Pred->Next;

       Pred->Next=Vsp;

       return Vsp;

}

BT Iz_Spiska(Zveno *Pred)

{ BT X;

Zveno *Vsp;

       Vsp=Pred->Next;

       Pred->Next=Pred->Next->Next;

X=Vsp->Inf;

free(Vsp);

return X;

}

void Print(Zveno *First)

{ Zveno *Vsp;

Vsp=First;

while (Vsp)

          {cout Inf Next;}

cout 0

       Then If S2 = Nil

            Then Begin V_Nachalo(S2, V1^.Inf); V2 := S2 End

            Else Begin V_Spisok(V2, V1^.Inf); V2 := V2^.Next End;

       If V1^.Inf < 0

       Then If S3 = Nil

            Then Begin V_Nachalo(s3, V1^.Inf); V3 := S3 End

            Else Begin V_Spisok(V3, V1^.Inf); V3 := V3^.Next End;

       V1:= V1^.Next

   End;

   WriteLn(‘Результирующий список из положительных элементов: ‘); Print(S2);

   WriteLn(‘Результирующий список из отрицательных элементов: ‘); Print(S3);

   Ochistka(S1); Ochistka(S2); Ochistka(S3);

End.

// Программа на C++

#include «SPIS.CPP»

void main()

{Zveno *S1, *S2, *S3, *V1, *V2, *V3;

BT a; int i, n;

clrscr();

randomize();

S1=NULL;

// создаём первый элемент

a=-100+random(201);

S1=V_Nachalo(S1, a);

n=1+random(20);

// формируем список произвольной длины и выводим на печать

V1=S1;

for (i=2; iInf > 0)

      if (!S2)

  {S2=V_Nachalo(S2, V1->Inf); V2 = S2;}

      else {V_Spisok(V2, V1->Inf); V2 = V2->Next;};

 if (V1->Inf < 0)

     if (!S3)

 {S3=V_Nachalo(S3, V1->Inf); V3 = S3;}

     else {V_Spisok(V3, V1->Inf); V3 = V3->Next;};

 V1= V1->Next;}

 cout