Министерство народного образования и науки

Колледж иностранных языков и международного бизнеса

Университет иностранных языков и международного бизнеса

По курсу: Элементы и приборы вычислительной техники

Тема: Синтез логических схем для хранения и переработки информации.

Выполнил: Сергеев Александр Владимирович

Гр.
989

Проверил:

Кишинёв 2000

1. Синтез реверсивного десятиразрядного регистра сдвига на одну позицию.

Использовать триггеры типа D. При сдвиге вправо в крайний разряд загружать единицу.

2. Синтез асинхронного двоичного счётчика, выполняющего прямой счёт, с модулем счёта равным 26, используя триггеры типа D.

3. Синтез синхронного двоичного счётчика, выполняющего обратный счёт, с модулем счёта равным 14, используя триггеры типа JK и логику И-НЕ.

4. Синтез последовательного восьмиразрядного сумматора.

Задача№1....................................................................
.........................2

Задача№2....................................................................
.........................5

Задача№3....................................................................
.........................6

Задача№4....................................................................
.........................8

Задача№1

Синтез реверсивного регистра сдвига.
Регистр на 10 разрядов. Использовать триггеры типа D.

Решение

Регистры представляют собой узлы цифровых систем, предназначенные для записи и хранения двоичных кодов. Например: Если необходимо сложить два числа А и В, то необходима их предварительная запись в два регистра.

А В

Clk Рг. А Clk Рг. В

Т. к. Схема регистра должна хранить двоичные цифры, а триггер предназначен для записи и хранения 0 или 1, то схема регистра должна содержать столько триггеров, сколько двоичных цифр необходимо хранить. Обычно регистры строят, используя триггеры типа D.

Q

D T

Clk C Q

В качестве примера представим структуру регистра, предназначенного для записи и хранения 4-ёх разрядных двоичных чисел.

A3 Q3 A2 Q2
A1 Q1 A0 Q0

D T D T

D T D T

Clk C C

C C

Q3
Q2 Q1 Q0

В представленной схеме выходы Q3, Q2, Q1, Q0 являются прямыми выходами регистра, в то время как необязательные выходы Q3, Q2, Q1, Q0 являются инверсными выходами регистра.

Очень часто в цифровых системах используется операция сдвига. Имеем
01100111, тогда сдвиг влево выглядит:

0 1 1 0 0 1 1 1

0 1 1 0 0 1 1 1

Влево
Вправо

1 1 0 0 1 1 1 0

0 0 1 1 0 0 1 1

Для реализаций операций сдвига влево/вправо могут использоваться либо мультиплексоры, либо регистры. Регистр, способный сдвигать данные в обоих направлениях, называется реверсивным сдвигающим регистром (РСР).

Синтез РСР.

Выполним синтез РСР на триггерах типа D.

1) Составим таблицу, в которой отразим текущее и следующее состояние каждого из триггеров регистра. При этом будем полагать, что регистр 3- ёх разрядный. Так как регистр должен сдвигать либо влево, либо вправо, то в этой таблице следует в отдельном столбце записывать значение специального управляющего сигнала SL/R. Кроме того, таблица будет содержать значения, которые нужно подавать на входы D каждого из триггеров при переходе от текущего состояния в следующее состояние.

|SL/R |t |t+1 |D2 |D1 |D0 |
|0 |0 |0 |* |
|0 |1 |1 |* |
|1 |0 |* |1 |
|1 |1 |* |0 |

Для счётчика с к = 14 таблица переходов будет выглядеть следующим образом:

Логическая схема ПОДС в базисе И-ИЛИ-НЕ будет выглядеть следующим образом:
[pic]

В общем случае нам необходимо складывать n-разрядные двоичные числа.
Для сложения таких чисел необходимо взять n ПОДС.

Структура n-разрядного двоичного сумматора называется сумматором с последовательным распределением переноса.

Преимуществом такого сумматора является простота и низкая стоимость схемы. Недостатком является его низкое быстродействие, то есть большое время суммирования двоичных чисел.

Легко заметить, что время суммирования двоичных чисел на таком сумматоре возрастает с ростом разрядности складываемых чисел.

Если требуется быстрое суммирование двоичных чисел независимо от их разрядности, используют схему сумматора, в которой реализуется так называемый ускоренный перенос. В таком сумматоре, наряду с одноразрядными двоичными сумматорами, используется специальная схема ускоренного переноса.
При этом одноразрядные сумматоры складывают двоичные цифры исходных чисел с учётом переносов вырабатываемых схемой ускоренного переноса. Так как подобная схема вычисляет все переносы одновременно (параллельно), то при суммировании чисел не приходится ждать последовательной генерации требуемых переносов.

На базе полученной схемы одноразрядного двоичного сумматора можно построить заданный сумматор. При этом нужно осуществлять загрузку двух восьмиразрядных чисел, а также сдвиг результата вправо.

Таким образом схема заданного сумматора будет выглядеть следующим образом:
[pic]